Solusi V-by-One Intel® FPGA

Ikhtisar Solusi V-by-One

Intel® dan anggota Jaringan Solusi Desain (DSN), Bitec, menyediakan blok pembangun dan desain referensi lengkap untuk mengimplementasikan solusi HS V-by-One berbasis FPGA untuk layar yang memerlukan konektivitas definisi tinggi (HD), full HD, atau 4K2K generasi berikutnya. Hal ini mencakup layar panel datar televisi digital (DTV) dan monitor PC. Solusi menggabungkan inti IP HS V-by-One dan perangkat keras pengembangan FPGA untuk memberi teknisi desain:

  • Implementasi HS V-by-One yang sederhana dan cepat
  • Pengurangan risiko desain
  • Waktu pengembangan yang dipersingkat

Rangkaian Intel® FPGA terpilih mencakup I/O transceiver tertanam untuk mendukung lapisan fisik protokol HS V-by-One. Inti IP mencakup semua fungsi logika dan, ketika digabungkan dengan desain khusus pengguna, memungkinkan desain lengkap untuk diimplementasikan dalam FPGA tunggal berbiaya rendah. Algoritma pemrosesan video bernilai tambah dapat dengan mudah ditambahkan ke sumber daya FPGA yang tersisa. Tabel 1 memberikan Ikhtisar solusi HS V-by-One lengkap untuk perangkat Intel® FPGA.

Tabel 1. Solusi V-by-One Lengkap

Solusi

Deskripsi

Perangkat

Antarmuka Fisik

I/O transceiver terintegrasi dalam FPGA memberikan dukungan protokol PHY untuk hingga 32 jalur dengan kecepatan hingga 3,75 Gbps

Inti IP V-by-One Mitra

Inti IP HS V-by-One Bitec (mendukung revisi spesifikasi 1.1)

Perangkat Keras Pengembangan
Lihat semua Tampilkan lebih sedikit

Inti IP V-by-One

Inti IP HS V-by-One Bitec memanfaatkan Intel® FPGA dengan I/O transceiver terintegrasi untuk memasarkan lebih cepat dibandingkan solusi berbasis ASIC atau ASSP. Inti dapat diskalakan dan mudah digunakan:

  • Mendukung bandwidth dan fungsi yang diperlukan untuk 1 hingga 32 jalur, dengan kecepatan hingga 3,75 Gbps
  • Kedalaman warna yang dapat dipilih pengguna dari 18 hingga 36 bit
  • Otomatis menangkap/mengonversi kecepatan refresh ke kecepatan clock pixel (misalnya, 60 Hz -> 74,25 MHz)
  • Kompatibel dengan dan antarmuka secara langsung ke Rangkaian IP Pemrosesan Video dan Gambar (VIP) Intel (kode pemesanan: IPS-VIDEO)

Latar Belakang Teknologi

Persyaratan bandwidth layar generasi berikutnya telah berkembang dengan cepat melampaui solusi interkoneksi board-to-board yang ada, seperti LVDS. HS V-by-One dikembangkan untuk memungkinkan transmisi data video dan kontrol dalam jumlah besar. Tergantung lebar bit yang diperlukan untuk warna dan kontrol, HS V-by-One memberikan hingga 32 jalur, pada kecepatan hingga 3,75 Gbps. OEM Panel juga mendapatkan manfaat dari hal berikut:

  • Kabel/konektor hemat biaya
  • Konsumsi energi yang lebih rendah
  • EMI yang lebih rendah
  • Kualitas transmisi tinggi meskipun dengan kondisi berisik

Protokol ini diadopsi oleh produsen layar tingkat satu untuk menggantikan solusi berbasis LVDS dalam produk layar kelas atas mereka. Gambar 1 menunjukkan desain contoh menggunakan Cyclone IV GX FPGA berbiaya rendah.

Gambar 1. IP HS V-by-One dalam FPGA Berbiaya Rendah

Standar Protokol

Protokol HS V-by-One adalah standar terbuka yang dikembangkan oleh THine Electronics, Inc. untuk mendukung kecepatan frame yang lebih tinggi dan resolusi yang lebih tinggi yang diperlukan oleh layar panel datar generasi berikutnya. Protokol ini menggunakan skema encoding hak milik bersama dengan teknologi serializer/deserializer (SERDES) berbasis clock data recovery (CDR).

Transmisi protokol mencakup data video hingga 40 bit, data kontrol hingga 24 bit, HSYNC, VSYNC, dan pengaktifan data (DE). Jumlah jalur data (1 - 32) ditentukan oleh kecepatan refresh (60 Hz -> 240 Hz) dan kedalaman warna (18/24/30/36 bit). Setiap jalur data adalah saluran transmisi diferensial berpasangan AC menggunakan standar I/O CML. Tautan pelatihan memantau sinyal antara pemancar dan penerima untuk memastikan I/O transceiver terkunci dan dilatih sebelum transmisi data dimulai.