Desain FPGA Militer, Kedirgantaraan, dan Pemerintah

Untuk membantu pengguna baru memahami kemampuan Direct RF FPGA dengan cepat dan memungkinkan kemampuan evaluasi out-of-the-box, Altera mengembangkan contoh desain kokpit konverter analog ke digital (ADC) atau konverter digital ke analog (DAC). Desain ini memiliki antarmuka pengguna grafis (GUI) untuk mengeksplorasi dan mengkonfigurasi blok ubin analog dengan berbagai pengaturan. Ini termasuk mengonfigurasi mode desimasi atau interpolasi konverter naik/turun, frekuensi tengah tentu saja dan fine tuner, pengaturan mode loopback, laju sampel, dll.

Beamforming Penundaan Waktu Digital menawarkan resolusi sudut arbitrary, pancaran simultan pada sudut berbeda, dan tidak memengaruhi kualitas.

Desain ini dilengkapi filter resampler penundaan fraksional laju sampel super dalam mesin tunda waktu yang dikembangkan menggunakan alat desain DSP Builder yang berorientasi untuk pengembang DSP. Ada empat instans mesin penundaan waktu untuk mendukung empat pancaran simultan, di mana setiap pancaran independen dan dikendalikan secara terpisah.

Contoh desain Marine Radar menunjukkan implementasi pipa pemrosesan sinyal digital yang kompleks pada FPGA Agilex™ 5. Implementasi dilakukan menggunakan alat DSP Builder yang mempercepat produktivitas desainer dan memberikan performa DSP terbaik di kelasnya pada FPGA.

Contoh desain ini menunjukkan implementasi efisien bank filter sintesis, yang dikenal sebagai penyalur terbalik. Ini menunjukkan implementasi parametrizable di DSP Builder yang dapat disesuaikan dengan aplikasi pengguna akhir. Pengoperasian bank filter ditampilkan dalam aplikasi radio kognitif, di mana diperlukan rekonstruksi sinyal yang sempurna.

Ini adalah subset dari channelizer oversampling SSR pita lebar. Arsitektur implementasi channelizer oversampling dapat sangat berbeda tergantung pada kecepatan sampel input, jumlah saluran, dan jumlah sampel overlapping. Dalam arsitektur ini, jumlah saluran FFT rendah, dan jumlah sampel yang tumpang tindih kurang dari jumlah jalur paralel. Input yang tumpang tindih terjadi di seluruh jalur paralel, sehingga istilah 'tumpang tindih spasial.'

Desain ini menampilkan bank filter polyphase yang dikembangkan menggunakan alat desain DSP Builder yang berorientasi untuk pengembang DSP. Data dari On-chip Signal Generator dialirkan ke blok Channelizer yang mencakup blok Commutator, Polyphase Filter, Circular Shifter, dan FFT. Output yang ditangkap dari Channelizer diunggah ke host dan disajikan kepada pemirsa sambil menunjukkan beberapa metrik kualitas sinyal utama.

Desain Oversampled Channelizer mencakup On-chip Signal Generator, yang dapat memberikan stimulus yang dapat diprogram ke sistem Channelizer, membuat contoh desain berjalan tanpa generator sinyal eksternal dan ADC.

Desain contoh beamformer adaptif MVDR menunjukkan implementasi beamforming adaptif yang efisien pada FPGAs. Beamformer adaptif mencapai kualitas sinyal optimal dari arah yang diinginkan sambil menekan gangguan dari arah yang tidak diinginkan. MVDR didasarkan pada metode inversi matriks sampel, di mana bobot beamforming dihitung berdasarkan pengamatan langsung terhadap lingkungan.

Channelizer adalah penerima wideband yang membagi bandwidth lebar menjadi pita individu yang diinginkan. Sebagai hasil dari penguatan pemrosesan, sinyal signal-to-noise ratio (SNR) yang rendah dapat dideteksi dengan andal di masing-masing subsaluran.

Synthetic Aperture Radar (SAR) adalah teknik yang digunakan dalam radar modern untuk mendapatkan gambar adegan beresolusi tinggi. Altera FPGAs memungkinkan teknologi tersebut bahkan di bawah batasan SWaP yang ketat.

Segmentasi Semantik digunakan dalam berbagai aplikasi robotika navigasi mandiri. Aplikasi ini untuk mengklasifikasikan jenis objek pada setiap piksel. Contoh ini menunjukkan deteksi dan segmentasi rumah dari pencitraan overhead.

Contoh desain Memori RF Digital Monobit menunjukkan penggunaan FPGAs dengan transiver berkecepatan tinggi terintegrasi sebagai tahap front-end wideband.

Contoh desain Keamanan Berbasis Partisi menunjukkan cara aman untuk menetapkan kunci keamanan ke beberapa wilayah parsial terenkripsi di FPGA.

Contoh desain ini menunjukkan pemrosesan pulse doppler. Dalam aplikasi radar yang khas, frekuensi Doppler harus dihitung dan diidentifikasi. Hal ini dilakukan dengan menghitung FFT di beberapa denyut radar koheren. Karena pola tulis/baca memori dinamis yang melekat, operasi belokan sudut tidak efisien. Desain ini menunjukkan cara mengurangi kemacetan throughput yang disebabkan oleh belokan sudut.

Desain referensi ini mencakup pembuatan sinyal Wideband Gaussian Noise menggunakan pendekatan polifase. Pemrosesan sinyal berikutnya memungkinkan Anda untuk mengisi hanya pita spektral yang diinginkan dengan besaran yang ditentukan khusus untuk setiap pita.

Demo beamform FFT menghasilkan beberapa sinar secara simultan untuk pemfilteran spasial. Hal ini berarti performa yang lebih baik, yang merupakan persyaratan penting untuk sistem real-time.

Contoh desain Pemecah Dekomposisi QR adalah implementasi yang dapat diparameterkan yang dirancang untuk menyelesaikan berbagai ukuran matriks. Algoritma berbasis QR memiliki stabilitas numerik yang baik dan dapat menyelesaikan sistem persamaan persegi yang ditentukan dengan kuat. Algoritma adalah salah satu desain referensi titik ambang kompleks pertama yang menyoroti kemampuan dan performa IP titik ambang pada FPGA.

Extended Kalman Filter (EKF) diimplementasikan pada FPGA Cyclone® V SoC. EKF secara efisien menggunakan arsitektur hibrida, di mana porsi algoritma dibongkar ke fabric FPGA untuk meningkatkan performa sistem keseluruhan dan membongkar prosesor Arm*.

Contoh desain Penyelesai Dekomposisi Cholesky adalah implementasi yang dapat diparameterkan yang dirancang untuk menyelesaikan berbagai ukuran matriks. Algoritma berbasis Cholesky dapat menyelesaikan kasus privat sistem persamaan persegi, dengan cara yang lebih efisien dibandingkan algoritma lain seperti QR.

Algoritma adalah salah satu contoh desain titik ambang kompleks pertama yang menyoroti kemampuan dan performa IP titik ambang pada FPGA.

Contoh desain Time Delay Beamforming diimplementasikan dalam Stratix® V DSP Development Kit. Penundaan waktu nyata dicapai melalui filter penundaan fraksional dengan resolusi halus arbitrer. Contoh desain mencakup sistem radar denyut sederhana tetapi lengkap yang mengirim dan menerima dengan elemen array berfase 32.

Dalam radar berdenyut khas, Kompresi Pulsa berkorelasi menerima sinyal dengan bentuk gelombang yang dikenal untuk meningkatkan resolusi jangkauan dan SNR. Contoh desain ini menunjukkan Kompresi Denyut dengan teknik Overlap-and-Save.