1G/10Gb Ethernet PHY Intel® FPGA IP

1G/10G Ethernet PHY Intel® FPGA Intellectual Property (IP) core mendukung fungsi physical coding sublayer (PCS) standar dan kecepatan data yang lebih tinggi 10G PCS dengan physical medium attachment (PMA) yang sesuai. PCS Standar menerapkan protokol 1GbE sebagaimana ditentukan dalam Klausa 36 Standar IEEE 802.3 2005 dan juga mendukung negosiasi otomatisasi sebagaimana ditentukan dalam Klausa 37 Standar IEEE 802.3 2005. 10G PCS menerapkan protokol Ethernet 10G sebagaimana ditentukan dalam standar IEEE 802.3 2005.

Baca panduan pengguna V-Series Transceiver PHY IP Core ›

Bada panduan pengguna Intel® Arria® 10 Transceiver PHY ›

1G/10Gb Ethernet PHY Intel® FPGA IP

Pengguna dapat beralih secara dinamis antara 1G dan 10G PCS menggunakan Intel® FPGA Transceiver Reconfiguration Controller IP core untuk memprogram ulang inti. Inti IP ini menarget aplikasi 1G/10GbE termasuk antarmuka jaringan ke modul 1G/10GbE berkecepatan ganda SFP+ yang dapat disambungkan, perangkat PHY eksternal 1G/10GbE 10GBASE-T copper untuk mengaktifkan kabel CAT 6/7 twisted-pair berselubung dan antarmuka chip ke chip.

Fitur

  • SGMII / 1000BASE-X / 10GBASE-R (10 M-10 Gb) Ethernet PCS dan PMA Terintegrasi.
  • Antarmuka internal langsung dengan Intel® FPGA 1G/10GbE (10M-10GbE) MAC untuk melengkapi solusi chip tunggal.
  • Kecepatan data 1 G/10 Gb yang dapat dipilih pengguna selama runtime atau deteksi kecepatan otomatis (deteksi paralel) antara 1 Gb dan 10 Gb dan konfigurasi ulang oleh PHY UP atau pilihan kecepatan data antara 10/100/1000 Mb dengan fungsi negosiasi otomatis Ethernet.
  • Opsi 10 Gb, 1 G/10 GbE, dan 10 M-10 GbE (SGMII/1 G/10 GbE).
  • Opsi IEEE 1588 v2.
  • Opsi Ethernet Sinkronisasi (Sync-E).
  • Transiver serial pemulihan clock dan data (CDR) memulihkan sinyal output clock yang diekspos ke fabric FPGA untuk perutean ke loop fase terkunci (PLL) pembersih gangguan Sync-E.
  • Memisahkan input clock referensi PLL transiver serial pemancar (TX) dan penerima (RX) untuk mengumpan pembersih gangguan Sync-E PLL eksternal opsional clock yang bersih ke input clock referensi PLL TX.
  • Deteksi status kesalahan link penerima.
  • Loop-back serial lokal dari pemancar ke penerima pada transiver serial untuk pengujian mandiri.
  • Antarmuka sistem internal performa tinggi.
  • Antarmuka GMII dan laju data tunggal (SDR) XGMII ke 1 G/10 GbE (10 M-10 GbE) MAC, 8 bit pada 125 MHz, dan 72 bit pada 156,25 MHz secara berurutan untuk transfer data.
  • Antarmuka Intel® FPGA Avalon® Memory-Mapped (Avalon-MM) 32 bit untuk pengelolaan slave.

Status IP

Status

Produksi

Kode Pemesanan

1G/10Gb Ethernet PHY Intel® FPGA IP

IP-10GBASEKRPHY

V-Series Transceiver PHY IP Core

IP-10GMRPHY
Lihat semua Tampilkan lebih sedikit

Link Terkait

Dokumentasi

  • Solusi 1 G/10 GbE dan 10 M-10 GbE PHY yang lengkap tersedia untuk memulai desain Anda dengan cepat.
  • Simulasi register transfer level (RTL) dan fungsional pascapenyesuaian untuk simulator Verilog HDL dan VHDL yang didukung Intel® FPGA.
  • Contoh desain dan testbench verifikasi 1 G/10 GbE dan 10 M-10 GbE MAC serta 1 G/10 GbE dan 10 M-10 GbE PHY.
  • Konfigurasi dan pembuatan melalui editor parameter berbasis GUI.
  • Angka performa dan penerapan sumber daya umum yang diharapkan untuk inti IP ini disediakan dalam panduan pengguna V-Series Transceiver PHY IP Core.
  • Catatan Rilis Intel® FPGA IP ›

Board Pengembangan

Intel® Arria® 10 GX FPGA Development Kit ›

Intel® Arria® 10 GX Transceiver Signal Integrity Development Kit ›

Transceiver Signal Integrity Development Kit, Stratix® V GX Edition ›

Dukungan Perangkat

Sumber Daya Tambahan

Cari IP

Temukan inti Kekayaan Intelektual Altera® FPGA yang tepat untuk kebutuhan Anda.

Dukungan Teknis

Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.

Evaluasi dan Pembelian IP

Mode evaluasi dan informasi pembelian untuk inti Kekayaan Intelektual Altera® FPGA.

IP Base Suite

Lisensi Inti IP Altera® FPGA gratis dengan lisensi aktif untuk Perangkat Lunak Quartus® Prime Edisi Standard atau Pro.

Contoh Desain

Unduh contoh desain dan desain referensi untuk perangkat Altera® FPGA.

Hubungi Staf Penjualan

Hubungi bagian penjualan untuk kebutuhan desain dan akselerasi produk Altera® FPGA Anda.

Tampilkan lebih banyak Tampilkan lebih sedikit
Bandingkan Produk