25G Ethernet Intel® FPGA IP

Inti IP ini menerapkan Spesifikasi Ethernet 25G dan 50G, Draf 1.4 dari Konsorsium Ethernet 25 Gigabit. Inti IP mencakup opsi untuk mendukung transportasi satu arah sebagaimana ditentukan dalam Klausa 66 Standar Ethernet IEEE 802.3-2012. Antarmuka media access control (MAC) klien untuk inti IP 25GbE adalah antarmuka streaming Avalon® 64 bit (Avalon-ST). Antarmuka ini mengarah langsung ke satu transiver 25,78125 Gbps. Inti IP secara opsional menyertakan forward error correction (FEC) Reed-Solomon untuk dukungan kabel direct attach copper (DAC).

Baca panduan pengguna 25G Ethernet Intel® Arria® 10 FPGA IP ›

Baca panduan pengguna 25G Ethernet Intel® Arria® 10 FPGA IP ›

Baca panduan pengguna contoh desain 25G Ethernet Intel® Arria® 10 FPGA IP ›

Baca panduan pengguna Contoh Desain 25G Ethernet Intel® Stratix® 10 FPGA IP ›

25G Ethernet Intel® FPGA IP

25G Ethernet Intel FPGA IP core dengan berbagai fitur opsional juga tersedia sebagai hard IP pada perangkat Intel® Stratix® 10 dengan E-Tile. Detail lebih lanjut dapat ditemukan di halaman Hard IP E-Tile untuk Ethernet.

Fitur

PHY:

  • Logika Soft PCS yang melakukan antarmuka secara lancar dengan Intel® Stratix® 10 FPGA 25,78125 gigabits per second (Gbps) atau transceiver serial 10,3125 Gbps.
  • Dukungan untuk konfigurasi ulang dinamis antara kecepatan data Ethernet sebesar 25,78125 Gbps dan 10,3125 Gbps.
  • Forward error correction (FEC) Reed-Solomon opsional.

Kontrol struktur frame:

  • Dukungan untuk paket jumbo, yang didefinisikan sebagai paket yang lebih dari 1500 byte.
  • Pelepas CRC penerima (RX) dan kontrol pass-through.
  • Penghasil dan pengisi CRC pemancar (TX).
  • Opsi pass-through pembuka RX dan TX untuk aplikasi yang memerlukan transfer informasi pengelolaan pengguna khusus.
  • Bantalan rangka otomatis TX untuk memenuhi panjang minimum frame Ethernet 64 byte.

Statistik dan pemantauan frame:

  • Pelaporan kesalahan dan pemeriksaan RX CRC.
  • Pemeriksaan paket RX salah bentuk sesuai spesifikasi IEEE.
  • Penghitung statistik opsional.
  • Mendeteksi kesalahan sinyal opsional dan melaporkan kesalahan lokal serta menghasilkan kesalahan jarak jauh, dengan dukungan Klausa 66 Standar Ethernet IEEE 802.3ba-2012.
  • Transportasi satu arah sebagaimana ditentukan dalam Klausa 66 Standar Ethernet IEEE 802.3-2012.

Kontrol Alur:

  • Klausa 31 IEEE 802.3 Standar dan kontrol alur IEEE 802.1Qbb Berbasis Prioritas.

Dukungan protokol waktu presisi:

  • Dukungan opsional untuk Protokol Sinkronisasi Jam Presisi 1588-2008 Standar IEEE (1588 PTP). Fitur ini mendukung kecepatan operasi PHY dengan akurasi timestamp konstan sebesar ± 3 ns dan akurasi timestamp dinamis sebesar ± 1 ns.

Kemudahan pengujian dan debug:

  • Loopback lokal PMA serial yang dapat diprogram (TX ke RX) pada transiver serial untuk pengujian diagnostik mandiri.
  • Kemampuan pengisi kesalahan TX.
  • Akses opsional ke Altera Debug Master Endpoint (ADME) untuk debugging link atau memantau integritas sinyal PHY.

Antarmuka sistem pengguna:

  • Antarmuka pengelolaan Avalon® Memory-Mapped (Avalon-MM) untuk mengakses kontrol inti dan register status IP.
  • Antarmuka jalur data Avalon® streaming (Avalon-ST) terhubung ke logika klien.
  • Latensi yang siap dikonfigurasi sebesar 0 atau 3 siklus clock untuk antarmuka Avalon-ST TX.
  • Kontrol pengaturan ulang perangkat lunak dan perangkat keras.

Metrik Kualitas IP

Dasar-Dasar

Tahun ketika IP dirilis pertama kali

2016

Versi pertama perangkat lunak Intel Quartus Prime didukung

16.1

Kode pemesanan

IP-25GEUMACPHY (Intel Arria 10)

IP-25GEUMACPHY (Intel Stratix 10) – Tanpa FEC, Tanpa dukungan PTP

IP-25GEUMACPHYF (Intel Stratix 10) – Tanpa FEC, Dengan dukungan PTP

IP-25GEUMACPHYFC (Intel Stratix 10) – Dengan FEC, Tanpa dukungan PTP

IP-25GEUMACPHYFFC (Intel Stratix 10) – Dengan FEC, Dengan dukungan PTP

Status

Produksi
Produk

Produk pelanggan termasuk hal berikut:

    File desain (kode sumber terenkripsi atau post-synthesis netlist)

    Model simulasi untuk ModelSim*-Intel FPGA Edition

    Batasan tata letak dan/atau waktu

    Dokumentasi dengan kontrol revisi

    File readme

Y

Semua produk pelanggan tambahan diberikan IP

GUI parameterisasi memungkinkan pengguna akhir untuk mengonfigurasi IP

Y

Inti IP diaktifkan untuk Dukungan Intel® FPGA IP Evaluation Mode

Y

Bahasa sumber

Verilog

Bahasa Testbench

Tidak Tersedia

Driver perangkat lunak disediakan

N

Dukungan driver sistem operasi (OS)

Penerapan

Antarmuka pengguna

Avalon®-ST (Datapath), Avalon-MM (Pengelolaan)

Metadata IP-XACT

N
Verifikasi

Simulator yang didukung

Mentor Graphics*, Synopsys*, Cadence*

Perangkat keras divalidasi

Intel Arria 10, Intel Stratix 10

Pengujian kepatuhan standar industri dilakukan

N

Jika Ya, pengujian yang mana?

Jika Ya, pada perangkat Intel FPGA yang mana?

Jika Ya, tanggal dilakukan

Jika Tidak, apakah ini direncanakan?

Y
Interoperabilitas

IP telah mengalami pengujian interoperabilitas

Y

Jika Ya, pada perangkat Intel FPGA yang mana

Intel Arria 10 GT, Intel Stratix 10 GX

Laporan interoperabilitas tersedia

N
Lihat semua Tampilkan lebih sedikit

Sumber Daya Tambahan

Cari IP

Temukan inti Kekayaan Intelektual Altera® FPGA yang tepat untuk kebutuhan Anda.

Dukungan Teknis

Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.

Evaluasi dan Pembelian IP

Mode evaluasi dan informasi pembelian untuk inti Kekayaan Intelektual Altera® FPGA.

IP Base Suite

Lisensi Inti IP Altera® FPGA gratis dengan lisensi aktif untuk Perangkat Lunak Quartus® Prime Edisi Standard atau Pro.

Contoh Desain

Unduh contoh desain dan desain referensi untuk perangkat Altera® FPGA.

Hubungi Staf Penjualan

Hubungi bagian penjualan untuk kebutuhan desain dan akselerasi produk Altera® FPGA Anda.

Tampilkan lebih banyak Tampilkan lebih sedikit
Bandingkan Produk