Intel® FPGA IP Ethernet 50G

50G Ethernet Intel® FPGA IP core menerapkan Spesifikasi Ethernet 25G & 50G, Draf 1.4 dari Konsorsium Ethernet 25 Gigabit, dan draf Ethernet IEEE 802.3by 25 Gb. Inti IP mencakup opsi untuk mendukung transportasi satu arah sebagaimana ditentukan dalam Klausa 66 Standar Ethernet IEEE 802.3-2012. Antarmuka sisi MAC client untuk inti 50 Gbps Ethernet IP core adalah antarmuka streaming Avalon® 128-bita (Avalon-ST). Antarmuka ini memetakan ke dua transiver 25,78125 Gbps.

Baca panduan pengguna 50 gbps ethernet IP core ›

Baca panduan pengguna Intel® FPGA IP Ethernet 50G Latensi Rendah ›

Baca panduan pengguna Contoh Desain Intel® FPGA IP Ethernet 50G Latensi Rendah ›

Baca panduan pengguna Intel® FPGA IP Ethernet 50G Latensi Rendah F-Tile ›

Baca panduan pengguna Contoh Desain Intel® FPGA IP Ethernet 50G Latensi Rendah F-Tile ›

Intel® FPGA IP Ethernet 50G

IP core memberikan media access control (MAC) dan physical coding sublayer (PCS) standar, serta fungsi PMA yang ditunjukkan dalam diagram blok berikut. PHY terdiri dari PSC dan PMA.

Fitur

PHY:

  • Logika Soft PCS yang menjadi antarmuka secara lancar dengan transiver serial Intel® Agilex® F-Tile FPGA 51,5625 gigabit per detik (Gbps).

Kontrol struktur frame:

  • Dukungan untuk paket jumbo, didefinisikan sebagai paket yang lebih besar dari 1.500 byte.
  • Penghapusan cyclic redundancy check (CRC) penerima (RX) dan kontrol pass-through. Memancarkan (TX) CRC yang dihasilkan.
  • Opsi pass-through pembuka RX dan TX untuk aplikasi yang memerlukan transfer informasi pengelolaan pengguna khusus.
  • Bantalan rangka otomatis TX untuk memenuhi panjang minimum frame Ethernet 64 byte.

Statistik dan pemantauan frame:

  • Pelaporan kesalahan dan pemeriksaan RX CRC.
  • Pemeriksaan SFD RX yang ketat opsional sesuai spesifikasi IEEE.
  • Pemeriksaan paket RX salah bentuk sesuai spesifikasi IEEE.
  • Mendeteksi kesalahan sinyal opsional dan melaporkan kesalahan lokal serta menghasilkan kesalahan jarak jauh, dengan dukungan Klausa 66 Standar Ethernet IEEE 802.3ba-2012.
  • Transportasi satu arah sebagaimana ditentukan dalam Klausa 66 Standar Ethernet IEEE 802.3-2012.

Kemudahan pengujian dan debug:

  • Loopback lokal PMA serial yang dapat diprogram (TX ke RX) pada transiver serial untuk pengujian diagnostik mandiri.
  • Akses opsional ke Intel® FPGA Debug Host Endpoint (ADME) untuk debugging link serial atau memantau integritas sinyal PHY.

Antarmuka sistem pengguna:

  • Antarmuka pengelolaan Avalon® Memory-Mapped (Avalon-MM) untuk mengakses kontrol inti dan register status IP.
  • Antarmuka jalur data Avalon® streaming (Avalon-ST) terhubung ke logika klien.
  • Latensi siap sebesar 0 siklus klok untuk antarmuka Avalon-ST TX.
  • Kontrol pengaturan ulang perangkat lunak dan perangkat keras.

IP Status

Status

Produksi

Kode Pemesanan

50G MAC/PHY

IP-50GEUMACPHY
Lihat semua Tampilkan lebih sedikit

Sumber Daya Tambahan

Cari IP

Temukan inti Kekayaan Intelektual Altera® FPGA yang tepat untuk kebutuhan Anda.

Dukungan Teknis

Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.

Evaluasi dan Pembelian IP

Mode evaluasi dan informasi pembelian untuk inti Kekayaan Intelektual Altera® FPGA.

IP Base Suite

Lisensi Inti IP Altera® FPGA gratis dengan lisensi aktif untuk Perangkat Lunak Quartus® Prime Edisi Standard atau Pro.

Contoh Desain

Unduh contoh desain dan desain referensi untuk perangkat Altera® FPGA.

Hubungi Staf Penjualan

Hubungi bagian penjualan untuk kebutuhan desain dan akselerasi produk Altera® FPGA Anda.

Tampilkan lebih banyak Tampilkan lebih sedikit
Bandingkan Produk