Intel® Agilex™ 7 dan Intel® Stratix® 10 FPGA E-Tile Hard IP

Stack Protokol Ethernet yang Diperkuat

IP core tersedia dalam beberapa varian, masing-masing memberikan kombinasi saluran dan fitur Ethernet yang berbeda.

• Satu hingga empat saluran 10GbE/25GbE dengan Reed-Solomon Forward Error Correction (RS-FEC) opsional.
• Saluran 100G dengan RS-FEC opsional untuk mode CAUI-4 atau CAUI-2.
• Konfigurasi dinamis antara satu dan empat saluran 10GbE/25GbE tunggal atau satu saluran 100GbE.

Semua varian memberikan IEEE 1588v2 Precision Time Protocol (PTP) opsional. Pengguna dapat memilih variasi media access control (MAC) dan physical coding sublayer (PCS), variasi hanya PCS, variasi Flexible Ethernet (FlexE), atau variasi Optical Transport Network (OTN).

Protokol Ethernet

Fitur

IP core dirancang sesuai Standar Ethernet Berkecepatan Tinggi IEEE 802.3-2015, tersedia di situs web IEEE (www.ieee.org), dan Spesifikasi Ethernet 25G, 50G, Draft 1.6, tersedia dari Konsorsium Ethernet 25 Gigabit. MAC memberikan pemrosesan frame cut-through untuk mengoptimalkan latensi dan mendukung kecepatan baris kabel penuh dengan panjang frame 64 byte serta lalu lintas bolak balik atau panjang berbeda-beda tanpa paket yang hilang. Semua variasi IP core tersedia dalam mode full-duplex. Fitur IP adalah sebagai berikut:

PHY:

• Antarmuka eksternal CAUI yang terdiri dari empat jalur transiver serial keras FPGA yang beroperasi pada 25,78125 Gbps.
  
• Antarmuka eksternal CAUI-2 dengan dua jalur transiver yang beroperasi pada 53,125 Gbps dengan encoding PAM4.
• Antarmuka eksternal 25G CAUI dengan satu jalur transiver yang beroperasi pada 25,78125 Gbps.
• Antarmuka eksternal 10G CAI dengan satu jalur transiver yang beroperasi pada 10,3125 Gbps.
• Mendukung link CAUI-4 berdasarkan encoding 64B/66B dengan data striping dan alignment marker untuk menyesuaikan data dari beberapa jalur.
• Reed-Solomon forward error correction RS-FEC (528.514) atau RS-FEC (544.514) opsional.
• Mendukung variasi 10G, 25G, dan 100G.
• Auto-negotiation (AN) sebagaimana ditentukan dalam Standar IEEE 802.3-2915 Klausa 73 dan Tabel Konsorsium Ethernet 25G Draf 1.6.
• Link training (LT) sebagaimana ditentukan dalam Standar IEEE 802.3-2915 Klausa 92 dan 93, serta Tabel Konsorsium Ethernet 25G Draf 1.6.
• Opsi deficit idle counter (DIC) opsional untuk mempertahankan rata-rata minimum interpacket gap (IPG) 8 byte, 10 byte, atau 12 byte yang dikontrol secara rinci, atau memungkinkan pengguna untuk mengarahkan IPG dari antarmuka klien.
• Toleransi variasi kecondongan penerima (RX) yang melebihi persyaratan Standar Ethernet Berkecepatan Tinggi IEEE 802.3-2015 Klausa 80.5.

Kontrol Struktur Frame:

• Dukungan untuk paket jumbo.
• Kontrol pass-through cyclic redundancy check (CRC) RX.
• Toleransi kecondongan jalur PCS RX 1000 bita untuk link 100G, yang melebihi Standar Ethernet Berkecepatan Tinggi IEEE 802.3-2015 Klausa 82.2.12.
• Pembuat dan penyisip CRC transiver (TX) per paket opsional.
• Opsi pass-through pembuka RX dan TX untuk aplikasi yang memerlukan transfer informasi pengelolaan pengguna khusus.
• Pengisi alamat sumber MAC TX opsional.
• Bantalan frame otomatis TX untuk memenuhi panjang frame Ethernet minimum 64 byte pada link Ethernet. Penonaktifan per paket fitur ini opsional.
• Kemampuan penyisipan kesalahan TX yang mendukung invalidasi klien untuk input dalam progres ke antarmuka klien TX.

Statistik dan Pemantauan Frame:

• Pelaporan kesalahan dan pemeriksaan RX CRC.
• Pemeriksaan Start Frame Delimiter (SFD) khusus RX opsional sesuai spesifikasi IEEE.
• Pemeriksaan pembuka khusus RS opsional sesuai spesifikasi IEEE.
• Pemeriksaan paket kesalahan RX sesuai spesifikasi IEEE.
• Indikasi jenis frame kontrol yang diterima.
• Penghitungan statistik.
• Fitur snapshot untuk tangkapan nilai penghitung statistik yang tepat waktu.
• Pemberi sinyal opsional: mendeteksi dan melaporkan kesalahan lokal dan menghasilkan kesalahan jarak jauh untuk mendukung kesalahan link satu arah sebagaimana ditentukan dalam Standar Ethernet Berkecepatan Tinggi IEEE 802.3-2015 Klausa 66.

Kontrol Alur:

• Operasi kontrol alur Ethernet Klausa 31 Standar Ethernet IEEE 802.3-2015 opsional menggunakan register jeda atau antarmuka jeda.
  
• Kontrol alur berbasis prioritas opsional yang sesuai dengan Standar IEEE 802.1Q-2014 — Amandemen 17: Kontrol Alur Berbasis Prioritas.
• Menunda kontrol pemfilteran frame.
• Perangkat lunak dapat secara dinamis mengalihkan alur data TX MAC untuk secara selektif memotong alur input.

Precision Time Protocol (PTP):

• Dukungan opsional untuk PTP 1588v2 Standar IEEE.
• Timestamp TX 1 langkah (1588v1 dan 1588v2), dan 2 langkah.
• Dukungan untuk header PTP dalam berbagai format frame, termasuk enkapsulasi Ethernet, UDP dalam IPv4, dan UDP dalam IPv6.
• Dukungan untuk perhitungan byte checksum zero dan checksum extension.
• Dukungan untuk operasi bidang koreksi.
• Latensi tambahan dan latensi asimetris yang dapat diprogram.

OTN:

• Constant bit rate (CBR) 25/50GbE opsional dengan enkode 66 bita PCS TX dan RX serta pengacakan dinonaktifkan.
  
• CBR 25/50GbE opsional dengan fitur MAC dan PCS 66 bit lengkap.

Antarmuka Sistem Pengguna:

• Antarmuka pengelolaan Avalon® Memory-Mapped (Avalon-MM) untuk mengakses kontrol inti dan register status IP.
  
• Antarmuka datapath Avalon-ST menghubungkan MAC ke logika klien dengan awal frame dalam most significant byte (MSB) di MAC dengan variasi PCS. Antarmuka untuk saluran 100G memiliki 512 bita; saluran 10/25G menggunakan 64 bit ketika lapisan MAC diaktifkan.
• Antarmuka datapath MII menghubungkan PCS ke logika klien dalam varian PCS saja. Antarmuka untuk varian 100G memiliki 256 bit data dan 32 bit kontrol; antarmuka untuk varian 10G/25G memiliki 64 bit data dan 8 bit kontrol.
• Kontrol pengaturan ulang perangkat lunak dan perangkat keras.
• Mendukung Synchronous Ethernet (SyncE) dengan memberikan sinyal output clock data recovery (CDR) ke fabric perangkat.

Konfigurasi Ulang Dinamis:

• Mendukung konfigurasi ulang dinamis antara kecepatan ethernet yang berbeda.
• Contoh Desain tersedia untuk kemudahan implementasi.

Debut dan Kemudahan Pengujian:

• Loopback (TX ke RX) PMA serial yang dapat diprogram opsional pada transiver serial untuk pengujian diagnostik mandiri.
  
• Loopback parallel opsional (TX ke RX) di MAC atau di PCS untuk pengujian diagnostik mandiri.
• Penghitung kesalahan parity bit-interleaved untuk memantau kesalahan bita per jalur PCS.
• Penghitung blok kesalahan PCS RX untuk memantau kesalahan selama dan di antara frame.
• Penghitung kesalahan dan dan paket yang hilang.
• Deteksi bit error rate (BER) tinggi untuk memantau link BER di semua jalur PCS.
• Pembuat dan pemeriksa pola pengujian siaga acak opsional
• Fitur snapshot untuk tangkapan nilai penghitung statistik yang tepat waktu.
• Kemampuan penyisipan kesalahan TX untuk mendukung pengujian dan debug.

Status IP