Ethernet Latensi Rendah MAC 100 G dan PHY Intel® FPGA IP Core

Ikhtisar

Intel menawarkan fleksibilitas, skalabilitas, dan kemampuan konfigurasi terbaik dengan Ethernet Intel® FPGA IP core 100 G Latensi Rendah yang ditujukan bagi infrastruktur jaringan dan pusat data. Ethernet Intel® FPGA IP core 100 G Latensi Rendah sesuai dengan standar IEEE 802.3ba-2010, yang mencakup blok kontrol akses media (MAC), PHY, sublapisan pengodean fisik (PCS), lampiran medium fisik (PMA), dan koreksi kesalahan depan (FEC) opsional. Ini juga mencakup dukungan stempel waktu IEEE 1588v2 dan kemampuan mendorong backplane pada Intel® Stratix® dan Intel® Arria® FPGA yang didukung. IP ini dapat digunakan untuk antarmuka chip-ke-chip menggunakan modul transiver optik atau interkoneksi tembaga.

Fitur

• Inti IP dirancang menurut Standar Ethernet Kecepatan Tinggi IEEE 802.3ba-2010, yang tersedia di situs web IEEE (www.ieee.org). MAC menyajikan pemrosesan bingkai cut-through untuk mengoptimalkan latensi serta mendukung kecepatan jalur kabel penuh dengan panjang bingkai 64 byte dan lalu lintas bolak-balik atau panjang berbeda-beda tanpa paket yang hilang. Semua variasi Ethernet Intel® FPGA IP core 100 G Latensi Rendah termasuk komponen PHY dan MAC full duplex, serta menawarkan fitur-fitur berikut:

Fitur PHY:

• Logika Soft PCS yang melakukan antarmuka secara lancar dengan transceiver seri Intel® Stratix® 10 FPGA 25,78125 Gbps
• Antarmuka eksternal CAUI-4 yang terdiri dari empat jalur transiver serial keras FPGA yang beroperasi pada 25,78125 Gbps
• Koreksi kesalahan depan Reed-Solomon opsional - RS(528,514) FEC
• Mendukung protokol Auto-Negotiation/Link Training (AN/LT)

Fitur kontrol struktur bingkai:

• Dukungan untuk paket jumbo
• Kontrol pass-through pemeriksaan redundansi siklik (CRC) TX dan RX
• Pembuatan dan penyisipan TX CRC opsional
• Opsi pass-through pembuka RX dan TX untuk aplikasi yang memerlukan transfer informasi pengelolaan pengguna khusus
• Bantalan rangka otomatis TX untuk memenuhi panjang minimum frame Ethernet 64 byte

Statistik dan pemantauan frame:

• Pelaporan kesalahan dan pemeriksaan CRC RX
• Pemeriksaan RX strict SFD opsional sesuai spesifikasi IEEE
• Pemeriksaan paket RX yang salah bentuk sesuai spesifikasi IEEE
• Indikasi jenis frame kontrol yang diterima
• Penghitung statistik opsional
• Sinyal kesalahan opsional: melaporkan kesalahan lokal dan menghasilkan kesalahan jarak jauh Optional fault signaling: reports local fault and generates remote fault (Standar Ethernet IEEE 802.3ba-2012, Pasal 66)

Kontrol aliran:

• Operasi kontrol aliran Ethernet opsional menggunakan register jeda atau antarmuka jeda (IEEE 802.3, Pasal 31)
• Kontrol aliran berbasis prioritas opsional yang menggunakan register jeda untuk mengontrol (Standar IEEE 802.1Qbb-2011, Amendemen 17)
• Kontrol pemfilteran frame jeda

Fitur debug dan kemampuan pengujian:

• Loopback (TX ke RX) PMA serial yang dapat diprogram opsional pada transiver serial untuk pengujian diagnostik mandiri
• Kemampuan penyisipan kesalahan TX mendukung pengujian dan debug
• Akses opsional ke Intel® FPGA Debug Master Endpoint (ADME) untuk debugging atau memantau integritas sinyal PHY

Antarmuka sistem pengguna:

• Antarmuka pengelolaan Avalon® Memory-Mapped (Avalon-MM) untuk mengakses kontrol inti dan register status IP
• Antarmuka datapath Avalon-ST menghubungkan ke logika klien dengan awal bingkai pada byte yang paling signifikan (MSB). Lebar data antarmuka 512 bit memastikan kecepatan data meskipun ada penyelarasan SOP antarmuka klien RX ini serta opsi passthrough pembukaan RX dan TX
• Kontrol pengaturan ulang perangkat lunak dan perangkat keras

Untuk spesifikasi mendetail tentang protokol Ethernet, silakan melihat Standar Ethernet Kecepatan Tinggi IEEE 802.3ba-2010.