Intel® Arria® 10 dan Intel® Cyclone® 10 PCIe Hard IP

Intel® Arria® 10 dan Intel® Cyclone® 10 GX FPGA mencakup stack protocol yang diperkuat dan dapat dikonfigurasi untuk PCI Express* yang sesuai dengan Spesifikasi Dasar PCI Express 3.0 dan Spesifikasi Dasar PCI Express 2.0 secara berurutan. Hard IP memberikan antarmuka Avalon® Streaming (Avalon-ST) dan dapat dikonfigurasi untuk mode Rootport (RP) atau Endpoint (EP).

Soft IP tambahan tersedia untuk dukungan single root I/O virtualization (SR-IOV) dan menjembatani ke antarmuka Avalon Memory Mapped interface (Avalon-MM) dengan fungsi DMA.

Panduan Pengguna Antarmuka Intel® Arria® 10 dan Intel® Cyclone® 10 GX Avalon-ST untuk PCIe ›

Panduan Pengguna Contoh Desain Intel® Arria® 10 dan Intel® Cyclone® 10 GX Avalon-ST Hard IP untuk PCIe ›

Intel® Arria® 10 dan Intel® Cyclone® 10 PCIe Hard IP

Kepatuhan Standar & Spesifikasi

Intel Arria 10 PCIe Hard IP telah berhasil melewati pengujian kepatuhan PCI-SIG. Hasil diunduh di Daftar Integrator PCI-SIG.

Fitur

  • Stack protokol lengkap termasuk Transaksi, Link Data, dan Lapisan Fisik diterapkan sebagai hard IP.
  • Dukungan untuk konfigurasi ×1, ×2, ×4, dan ×8 dengan laju jalur Gen1, Gen2, atau Gen3 untuk Endpoint Natif dalam perangkat Intel® Arria® 10.
  • Dukungan untuk konfigurasi ×1, ×2, dan ×4, dengan laju jalur Gen1 atau Gen2 untuk Endpoint Natif dalam perangkat Intel® Cyclone® 10 GX.
  • Buffer penerima 16 KB khusus.
  • Dukungan opsional untuk Konfigurasi via Protokol (CvP) menggunakan link PCIe yang memungkinkan bitstream I/O dan inti untuk disimpan secara terpisah.
  • Contoh desain yang menunjukkan parameterisasi, modul desain, dan konektivitas.
  • Pengaturan alokasi kredit yang diperluas untuk lebih mengoptimalkan ruang buffer RX berdasarkan jenis aplikasi.
  • Dukungan untuk beberapa paket per siklus dengan antarmuka Avalon ST 256 bit.
  • Opsional pembuat dan pemeriksa end-to-end cyclic redundancy code (ECRC) dan advanced error reporting (AER) untuk aplikasi keandalan tinggi.
  • Dukungan untuk arsitektur Separate Reference Clock No Spread Spectrum (SRNS).

IP Tambahan

Dukungan Driver

Metrik Kualitas IP

Dasar-Dasar

Tahun ketika IP dirilis pertama kali

2016

Status

Produksi

Produk

Produk pelanggan termasuk hal berikut:

File desain (kode sumber terenkripsi atau post-synthesis netlist)

Batasan tata letak dan/atau waktu

Dokumentasi dengan kontrol revisi

Y

Y

Y

Semua produk pelanggan tambahan diberikan IP

Contoh testbench dan desain

GUI parameterisasi memungkinkan pengguna akhir untuk mengonfigurasi IP

Y

Inti IP diaktifkan untuk Dukungan Intel® FPGA IP Evaluation Mode

Y

Bahasa sumber

Verilog

Bahasa Testbench

Verilog

Driver perangkat lunak disediakan

Y

Dukungan Driver Sistem Operasi

Linux

Penerapan

Antarmuka pengguna

Streaming Avalon, memori Avalon dipetakan

Metadata IP-XACT

N

Verifikasi

Simulator yang didukung

NCSim, Ccelium, ModelSim, VCS

Perangkat keras divalidasi

Intel® Arria® 10

Pengujian kepatuhan standar industri dilakukan

Y

Jika Ya, pengujian yang mana?

PCI-SIG

Jika Ya, pada perangkat Intel FPGA yang mana?

Intel® Arria® 10

Jika Ya, tanggal dilakukan

Des 2016 / Agu 2017

Jika Tidak, apakah ini direncanakan?

Tidak Tersedia

Interoperabilitas

IP telah mengalami pengujian interoperabilitas

Y
Lihat semua Tampilkan lebih sedikit
Bandingkan Produk