GTS PCIe Hard IP
FPGAs FPGAs dan SoC Agilex™ 5 adalah desain monolitik dengan transiver berkecepatan tinggi (GTS) terintegrasi dan IP pengontrol PCIe yang diperkuat yang mendukung hingga konfigurasi PCIe 4.0 x8 untuk mode bypass Port Root (RP), Titik Akhir (EP), dan Lapisan Transaksi (TL).
Agilex™ 3 FPGAs dan SoC FPGAs adalah desain monolitik dengan transiver berkecepatan tinggi (GTS) terintegrasi dan IP pengontrol PCIe yang diperkuat yang mendukung hingga konfigurasi PCIe 3.0 x4 untuk mode Port Root dan Titik Akhir.
GTS PCIe Hard IP untuk PCI Express* sangat menyederhanakan integrasi desain untuk berbagai aplikasi
- Blok IP yang diperkuat mengurangi sumber daya logika yang memungkinkan integrasi logika pengguna yang lebih tinggi
- Blok IP yang diperkuat (susunan protokol lengkap)
- Lapisan Transaksi / Lapisan Data Link / Lapisan PHY (MAC), dan PHY (PCS dan PMA)
- SR-IOV (4 PF, 256 VF) memungkinkan beberapa aplikasi pada satu server - mengurangi Total Biaya Kepemilikan/Total Cost of Ownership (TCO)
- Waktu penutupan yang lebih cepat mengurangi siklus desain waktu ke pasar
- Kit Alat Desain/Design Tool Kit (DTK) yang Mudah Digunakan untuk pengujian diagnostik dan debug desain PCIe
- Tumpukan protokol lengkap, termasuk Transaksi, Data Link, dan Lapisan Fisik, diimplementasikan sebagai Hard IP
- Agilex 5 FPGA: Dukungan hingga 4.0 x8: (Port Root (RP), Titik Akhir (EP), dan mode bypass Lapisan Transaksi (TL)).
- Agilex 3 FPGA: Dukungan hingga 3.0 x4 (mode Port Root dan Titik Akhir)
- Agilex 5 FPGA: Konfigurasi PCIe 3.0/4.0 (x8/x4/x2/x1) dengan dukungan konfigurasi 1.0/2.0 melalui dukungan pelatihan turun tautan
- Agilex 3 FPGA: Konfigurasi PCIe 3.0 (x4/x2/x1) dengan dukungan konfigurasi 1.0/2.0 melalui dukungan pelatihan turun tautan
- Memisahkan clock referensi dengan clocking spektrum sebaran independen (SRIS)
- Memisahkan clock referensi dengan clocking spektrum tanpa sebaran (SRNS)
- PERST# Independen
- Virtual Channel (VC) Tunggal
- Register Kemampuan
- Ukuran Muatan Maksimum (MPS) 512 byte
- Ukuran Permintaan Baca Maksimum (MRRS) 4096 byte (4 KB)
- Dukungan BAR 32/64-bit (Prefetchable/Non-Prefetchable)
- Dukungan ROM BAR Ekspansi
- Jumlah tag untuk pengontrol x8: 32/64/128/256/512 (Agilex 5 FPGA)
- Jumlah tag untuk pengontrol x4: 32/64/128/256 (Agilex 5 dan Agilex 3 FPGAs)
- Tabel MSI-X (maksimum 4096 melintang)
- Operasi Atomic (Fetch/Add/Swap/CAS)
- Mode Bypass TL memungkinkan integrasi IP switch PCIe pihak ke-3 opsional (Agilex 5 FPGA)
- Pengukuran Waktu Presisi (PTM)
- Dukungan SR-IOV (4 PF, 256 VF)
- Reset Level Fungsi (FLR)
- Dukungan VirtIO untuk virtualisasi berbasis perangkat lunak
- SpyGlass alat analisis CDC
- AXI4-Stream untuk jalur data aplikasi
- Sumber/Sink AXI4-Stream
- AXI-Lite untuk antarmuka responder register kontrol dan status
Video Demo IP PCI Express In-Action Agilex™ 5 FPGAs
Board dan Kit
- Akselerasi Perangkat Keras
- Artificial Intelligence (AI)/Machine Learning (ML)
- Jaringan
- Virtualisasi
- Komputasi dan Penyimpanan
- Tertanam
IP |
Disertakan dalam Perangkat Lunak Desain Quartus® Prime |
Kode Pemesanan |
---|---|---|
GTS AXI Streaming Intel FPGA IP untuk PCI Express |
Ya |
Kode Pemesanan Tidak Diperlukan |
Sumber Daya Tambahan
Cari IP
Temukan inti Kekayaan Intelektual Altera® FPGA yang tepat untuk kebutuhan Anda.
Dukungan Teknis
Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.
Evaluasi dan Pembelian IP
Mode evaluasi dan informasi pembelian untuk inti Kekayaan Intelektual Altera® FPGA.
IP Base Suite
Lisensi Inti IP Altera® FPGA gratis dengan lisensi aktif untuk Perangkat Lunak Quartus® Prime Edisi Standard atau Pro.
Contoh Desain
Unduh contoh desain dan desain referensi untuk perangkat Altera® FPGA.
Hubungi Staf Penjualan
Hubungi bagian penjualan untuk kebutuhan desain dan akselerasi produk Altera® FPGA Anda.