L/H-tile PCIe* HARD IP
Intel® Stratix® 10 FPGA menggabungkan chiplet Tile L/H yang mencakup rangkaian protokol yang dapat dikonfigurasi dan diperkuat untuk PCIe yang sesuai dengan Spesifikasi Dasar PCIe 3.0. Antarmuka Avalon® streaming Hard IP ini mendukung kecepatan data 1.0, 2.0, dan 3.0 serta konfigurasi x1, x2, x4, x8, atau x16, yang mencakup dukungan untuk fungsi SRIOV.
Baca panduan pengguna PHY transceiver L- dan H-Tile ›
Baca panduan pengguna Tile L dan Tile H Avalon® Memory-mapped Intel® FPGA IP untuk PCIe ›
L/H-tile PCIe* HARD IP
Kepatuhan Standar & Spesifikasi
- Tile L/H PCIe Hard IP telah lulus pengujian Kepatuhan PCI-SIG. Lihat Daftar Integrator PCI-SIG.
Fitur
- Stack protokol lengkap termasuk Transaksi, Link Data, dan Lapisan Fisik diterapkan sebagai hard IP.
- Konfigurasi ×1, ×2, ×4, ×8, dan ×16 dengan kecepatan jalur 1.0, 2.0, atau 3.0 untuk Titik Akhir dan Port Root Native.
- Antarmuka streaming Avalon® antarmuka 256 bit ke Lapisan Aplikasi kecuali untuk varian 3.0 x16.
- Antarmuka streaming Avalon® antarmuka 512 bit dengan kecepatan 250 MHz ke Lapisan Aplikasi untuk varian 3.0 x16.
- Instansiasi sebagai inti IP yang berdiri sendiri dari Intel® Quartus® Prime Pro Edition IP Catalog atau sebagai bagian dari desain sistem di Desainer Platform.
- Generasi contoh desain dinamis.
- Konfigurasi melalui Protokol (CvP) memberikan gambar terpisah untuk konfigurasi di pinggiran dan logika inti.
- Antarmuka PHY untuk PCIe (PIPE) atau simulasi antarmuka seri dengan menggunakan model terenkripsi IEEE.
- Model fungsional bus (BFM) Testbench mendukung konfigurasi x1, x2, x4, dan x8.
- Dukungan untuk model simulasi BFM 3.0 x16 dengan menggunakan testbench Avery. Lihat AN-811: Menggunakan BFM Avery untuk Simulasi PCIe 3.0 x16 pada Perangkat Intel® Stratix® 10.
- Titik Akhir Master Debug PHY Native (NPDME). Untuk informasi lebih lanjut, lihat Panduan Pengguna Transceiver PHY Intel® Stratix® 10 Tile L dan Tile H.
- Mode IP Hard Otonom, memungkinkan inti IP PCIe untuk memulai operasi sebelum fabric FPGA diprogram. Mode ini diaktifkan secara default. Mode ini tidak dapat dinonaktifkan.
- 69,5 kilobyte (KB) khusus menerima buffer.
- Pemeriksaan redundansi siklik end-to-end (ECRC).
- Logika pemeriksaan register alamat dasar (BAR).
- Dukungan untuk arsitektur Clock Referensi Terpisah Dengan Spektrum Tanpa Penyebaran (SRNS), tetapi tidak untuk Clock Referensi Terpisah Dengan Independen.
- Arsitektur Spektrum Penyebaran (SRIS).
Dukungan Fitur Virtualisasi (SR-IOV) (Khusus Tile H)
- Ruang Konfigurasi Terpisah untuk hingga empat Fungsi Fisik (PF) PCIe dan maksimum 2048 Fungsi Virtual (VF).
- Pelaporan Kesalahan Lanjutan (AER) untuk PF.
- Kemampuan Layanan Terjemahan Alamat (ATS) dan Petunjuk Pemrosesan TLP (TPH).
- Kontrol Antarmuka Bayangan guna membaca pengaturan saat ini untuk beberapa bidang Register Kontrol VF dalam Ruang Konfigurasi PCI dan PCIe.
- Reset Level Fungsi (FLR) untuk PF dan VF.
- Gangguan Sinyal Pesan (MSI) untuk PF.
- MSI-X untuk PF dan VF.
IP Tambahan (Khusus Tile H)
Fitur Debug Mencakup Alat Pemeriksa Link PCIe Termasuk Fitur Berikut
- Akses baca dan tulis ke register Ruang Konfigurasi.
- Pemantauan LTSSM.
- Akses baca dan tulis ke register PCS dan PMA.
Link Terkait
Dokumentasi
Dukungan Kit Pengembangan Perangkat Keras dan Perangkat
Sumber Daya Tambahan
Cari IP
Temukan inti Intel® FPGA Intellectual Property yang tepat untuk kebutuhan Anda.
Dukungan Teknis
Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik yang terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.
Evaluasi dan Pembelian IP
Mode evaluasi dan informasi pembelian untuk inti Intel® FPGA Intellectual Property.
Mendesain dengan Intel® FPGA IP
Pelajari lebih lanjut tentang mendesain dengan Intel® FPGA IP, beragam pilihan inti siap pakai yang dioptimalkan untuk Intel® FPGA.
IP Base Suite
Lisensi Inti Intel® FPGA IP gratis dengan lisensi aktif untuk Perangkat Lunak Intel® Quartus® Prime Edisi Standard atau Pro.
Contoh Desain
Unduh contoh desain dan desain referensi untuk perangkat Intel® FPGA.
Hubungi Staf Penjualan
Hubungi staf penjualan untuk desain produk dan kebutuhan akselerasi Intel® FPGA Anda.