R-Tile PCIe* Hard IP

Tile R adalah tile pelengkap FPGA yang mendukung konfigurasi PCIe* hingga 5 x16 pada mode Titik Akhir (EP), Port Root (RP), dan Bypass Paket Lapisan Transaksi (TLP). Konfigurasi PCIe 3.0, 4.0, dan 5.0 didukung secara native. Tile R juga mendukung hingga 16 saluran SerDes melalui Antarmuka PHY untuk PCIe (PIPE) 5.1.1 pada mode Arsitektur SerDes.

R-tile berfungsi sebagai tile companion untuk perangkat Intel® Agilex™ seri I.

Panduan Pengguna Tile R Avalon® Streaming Intel® FPGA IP untuk PCIe ›

Panduan pengguna Contoh Desain Tile R Avalon® Streaming Intel® FPGA IP untuk PCIe ›

R-Tile PCIe* Hard IP

Kepatuhan Standar & Spesifikasi

  • Spesifikasi Dasar PCIe 5.0. Rev. 5.0, 1.0
  • Spesifikasi PIPE Serdes (mode SerDes) 5,1
  • Tile R PCIe Hard IP telah melalui pengujian Kesesuaian PCI-SIG pada workshop di bulan April 2022. Lihat Daftar Integrator PCI-SIG.

Fitur

  • Termasuk tumpukan protokol lengkap meliputi Transaksi, Penautan Data,, dan Lapisan Fisik yang diterapkan sebagai Hard IP.
  • Mendukung mode PIPE
  • Secara standar mendukung konfigurasi PCIe* 3.0/4.0/5.0 dengan dukungan konfigurasi 1.0/2.0 melalui pelatihan penautan.
  • Mendukung mode Root Port (RP) dan Titik Akhir (EP).
  • Dukungan untuk mode TL-Bypass guna mengaktifkan baik fungsi UP-port atau Down-port agar bekerja dengan PCI Switch IP berbasis fabric.
  • Mendukung berbagai multipenautan moder EP dan RP pada konfigurasi x8 dan x4 yang lebih rendah
  • Dukungan Satu Saluran Virtual
  • Mendukung ukuran muatan maksimum (MPS) hingga 512 byte.
  • Mendukung ukuran permintaan baca maksimum (MRRS) hingga 4096 byte (4 KB).
  • Mendukung berbagai mode clocking: Common Reflect, Independent Refclks dengan & tanpa spektrum Sebaran (SRIS, SRNS)
  • Pelaporan Kesalahan Tingkat Lanjut PCIe*
  • Mendukung keadaan daya PCIe D0 dan D3.
  • Mendukung mode Hard IP otonom yang memungkinkan PCIe Hard IP untuk berkomunikasi dengan Host sebelum konfigurasi FPGA dan proses masuk ke mode pengguna selesai.
  • Konfigurasi inti FPGA melalui penautan PCIe (Inisialisasi CVP dan Pembaruan CVP).

Fitur Multifungsi dan Virtualisasi

  • Dukungan SR-IOV (8 PF, VF 2K per tiap Titik Akhir)
  • Dukungan VirtIO melalui antarmuka pintasan konfigurasi
  • Dukungan memori virtual bersama (SVM) dan I/O yang dapat diskalakan (akan hadir)
  • Layanan kontrol akses (ACS)
  • Interpretasi perutean ID alternatif (ARI)
  • Reset level fungsi (FLR)
  • Dukungan untuk petunjuk pemrosesan TLP (TPH)
  • Dukungan untuk Layanan Penerjemahan Alamat (ATS)
  • ID ruang alamat proses (PasID)

Fitur Antarmuka Pengguna

  • Antarmuka Avalon® streaming (Avalon-ST) 
  • Antarmuka paket pengguna dengan header, data, dan prefiks terpisah.
  • Antarmuka paket pengguna tersegmentasi empat dengan kemampuan untuk menangani hingga empat TLP di siklus mana pun (hanya inti x16).
  • Dukungan Tag yang Diperluas.
  • Dukungan Tag 10 bit (Maksimum 768 tag yang tertunda (x16) / 512 tag yang tertunda (x8/x4) kapan saja untuk semua perpaduan fungsi).

Fitur Debug IP

  • Kit alat debug mencakup fitur-fitur berikut:
  • Informasi status protokol dan penautan.
  • Kemampuan melakukan debug dasar dan lanjutan termasuk akses register PMA dan kemampuan Penglihatan mata.

Dukungan Driver

  • Driver perangkat Linux

Metrik Kualitas IP

Dasar-Dasar

Tahun ketika IP dirilis pertama kali

2021

Status

Awal

Produk

Produk pelanggan termasuk hal berikut:

File desain (kode sumber terenkripsi atau post-synthesis netlist)

Batasan tata letak dan/atau waktu

Panduan pengguna

 

Y

Y

Y

Semua produk pelanggan tambahan diberikan IP

Testbench, kit alat debug, dan contoh desain

GUI parameterisasi memungkinkan pengguna akhir untuk mengonfigurasi IP

Y

Inti IP diaktifkan untuk Dukungan Intel® FPGA IP Evaluation Mode

Y

Bahasa sumber

Verilog

Bahasa Testbench

Verilog

Driver perangkat lunak disediakan

Y

Dukungan Driver Sistem Operasi

Linux

Penerapan

Antarmuka pengguna

Avalon Streaming, Avalon Memory-Mapped

Metadata IP-XACT

N

Verifikasi

Simulator yang didukung

QuestaSIM, VCS

Perangkat keras divalidasi

Intel Agilex seri I

Pengujian kepatuhan standar industri dilakukan

Y

Jika Ya, pengujian yang mana?

PCI-SIG

Jika Ya, pada perangkat Intel FPGA yang mana?

Intel Agilex seri I

Jika Ya, tanggal dilakukan

April 2022

Jika Tidak, apakah ini direncanakan?

 

Interoperabilitas

IP telah mengalami pengujian interoperabilitas

N

Jika Ya, pada perangkat Intel FPGA yang mana

 

Laporan interoperabilitas tersedia

Y
Lihat semua Tampilkan lebih sedikit

Sumber Daya Tambahan

Cari IP

Temukan inti Intel® FPGA Intellectual Property yang tepat untuk kebutuhan Anda.

Dukungan Teknis

Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik yang terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.

Evaluasi dan Pembelian IP

Mode evaluasi dan informasi pembelian untuk inti Intel® FPGA Intellectual Property.

Mendesain dengan Intel® FPGA IP

Pelajari lebih lanjut tentang mendesain dengan Intel® FPGA IP, beragam pilihan inti siap pakai yang dioptimalkan untuk Intel® FPGA.

IP Base Suite

Lisensi Inti Intel® FPGA IP gratis dengan lisensi aktif untuk Perangkat Lunak Intel® Quartus® Prime Edisi Standard atau Pro.

Teruji I

Intel memberikan sertifikasi uji interoperabilitas atau Uji I untuk inti IP anggota Intel® FPGA IP atau Intel® FPGA Design Solutions Network terverifikasi.

IP Mitra Intel® FPGA

Telusuri katalog inti hak milik intelektual mitra Intel® FPGA di Intel® Solutions Marketplace.

Contoh Desain

Unduh contoh desain dan desain referensi untuk perangkat Intel® FPGA.

Sertifikasi IP

Intel berkomitmen untuk memberikan inti Hak Milik Intelektual yang bekerja secara lancar dengan alat atau spesifikasi antarmuka Intel® FPGA.

Hubungi Penjual

Hubungi penjualan untuk desain produk dan kebutuhan akselerasi Intel® FPGA Anda.

Tampilkan lebih banyak Tampilkan lebih sedikit
Bandingkan Produk