R-Tile PCIe* Hard IP

R-Tile adalah tile pendamping FPGA yang mendukung konfigurasi hingga PCIe 5.0 x16 dalam mode Titik Akhir (EP), Port Root (RP), dan Bypass Lapisan Transaksi (TL). Konfigurasi PCIe 3.0, 4.0, dan 5.0 didukung secara native. Tile R juga mendukung hingga 16 saluran SerDes melalui Antarmuka PHY untuk PCIe (PIPE) 5.1.1 pada mode Arsitektur SerDes.

R-Tile PCIe* Hard IP

Companion Tile di Perangkat Agilex™ 7 FPGA Seri I dan Seri M

  • Tersedia sebagai hard IP (HIP) pada R-Tile
    • Susunan protokol lengkap diimplementasikan sebagai IP keras dengan kemampuan hingga mem-bypass Transaction Layer
  • Kinerja PCIe 5.0 x16 penuh dan Inti IP yang sesuai dengan PCI-SIG
  • Memadukan hard IP keras dan soft IP untuk PCI Express memberikan fleksibilitas, performa, dan produktivitas terbaik
IP Disertakan dalam Perangkat Lunak Desain Quartus® Prime Kode Pemesanan
R-Tile PCIe* Hard IP Ya Kode Pemesanan Tidak Diperlukan
Lihat semua Tampilkan lebih sedikit

Kepatuhan Standar dan Spesifikasi

  • Spesifikasi Dasar PCIe 5.0. Rev. 5.0, 1.0
  • Spesifikasi PIPE Serdes (mode SerDes) 5,1
  • Tile R PCIe Hard IP telah melalui pengujian Kesesuaian PCI-SIG pada workshop di bulan April 2022. Lihat Daftar Integrator PCI-SIG

Fitur

  • Termasuk tumpukan protokol lengkap meliputi Transaksi, Penautan Data, dan Lapisan Fisik yang diterapkan sebagai Hard IP
  • Dukungan mode PIPE
  • Secara native mendukung konfigurasi PCIe 5.0/4.0/3.0 dengan dukungan konfigurasi 2.0/1.0 melalui pelatihan turun tautan
  • Mendukung mode Endpoint dan Root Port
  • Dukungan untuk mode TL-Bypass guna mengaktifkan baik fungsi UP-port atau Down-port agar bekerja dengan PCIe Switch IP berbasis fabric
  • Berbagai mode EP, RP multilink dengan konfigurasi x4, x8 dengan lebar lebih rendah tersedia
  • Opsi Pencabangan Multi
  • Dukungan Satu Saluran Virtual
  • Ukuran Muatan Maksimum (MPS) hingga 512 byte
  • Ukuran Permintaan Baca Maksimum (MRRS) hingga 4096 byte (4 KB)
  • Dukungan untuk berbagai mode clocking: Common Reference Clock (refclk), Independent Reference Clock (refclk) dengan dan tanpa Spread Spectrum (SRIS, SRNS)
  • Pelaporan Kesalahan Tingkat Lanjut
  • Pengelolaan Waktu Presisi (PTM)
  • Mendukung keadaan daya PCIe D0 dan D3
  • Mendukung mode Hard IP otonom yang memungkinkan PCIe Hard IP untuk berkomunikasi dengan Host sebelum konfigurasi FPGA dan proses masuk ke mode pengguna selesai
  • Konfigurasi inti FPGA melalui tautan PCIe (CVP Init dan Pembaruan CVP) serta Rekonfigurasi Parsial (PR) melalui tautan PCIe

Fitur Multifungsi dan Virtualisasi

  • Dukungan SR-IOV (8 PF, VF 2K per tiap Titik Akhir)
  • Dukungan VirtIO melalui antarmuka pintasan konfigurasi
  • Dukungan Memori Virtual Bersama/Shared Virtual Memory (SVM) dan I/O yang dapat diskalakan
  • Layanan kontrol akses (ACS)
  • Interpretasi Perutean ID Alternatif (ARI)
  • Reset Level Fungsi (FLR)
  • Dukungan untuk Petunjuk Pemrosesan TLP (TPH)
  • Layanan Penerjemahan Alamat (ATS)
  • Process Address Space ID (PasID)

Fitur Antarmuka Pengguna

  • Antarmuka Avalon® streaming (Avalon-ST)
  • Antarmuka paket pengguna dengan, data, dan prefiks terpisah
  • Antarmuka paket pengguna tersegmentasi empat dengan kemampuan untuk menangani hingga empat TLP di siklus mana pun (hanya inti x16)
  • Dukungan Tag yang Diperluas
  • Dukungan Tag 10 bit (maksimum 768 tag yang tertunda (x16) / 512 tag yang tertunda (x8/x4) kapan saja untuk semua perpaduan fungsi)

IP Tambahan

Fitur Debug IP

  • Fitur toolkit debug:
  • Informasi status penautan dan protokol
  • Kemampuan melakukan debug dasar dan lanjutan termasuk akses register PMA dan kemampuan Penglihatan Mata

Dukungan Driver

  • Driver perangkat Linux

Sumber Daya Tambahan

Cari IP

Temukan inti Kekayaan Intelektual Altera® FPGA yang tepat untuk kebutuhan Anda.

Dukungan Teknis

Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.

Evaluasi dan Pembelian IP

Mode evaluasi dan informasi pembelian untuk inti Kekayaan Intelektual Altera® FPGA.

IP Base Suite

Lisensi Inti IP Altera® FPGA gratis dengan lisensi aktif untuk Perangkat Lunak Quartus® Prime Edisi Standard atau Pro.

Contoh Desain

Unduh contoh desain dan desain referensi untuk perangkat Altera® FPGA.

Hubungi Staf Penjualan

Hubungi bagian penjualan untuk kebutuhan desain dan akselerasi produk Altera® FPGA Anda.

Tampilkan lebih banyak Tampilkan lebih sedikit
Bandingkan Produk