Intel® Stratix® 10 FPGA H-Tile Hard IP untuk Ethernet Intel® FPGA IP core
Perangkat produksi Intel® Stratix® 10 FPGA H-Tile FPGA mencakup susunan protokol yang diperkuat dan dapat dikonfigurasi untuk Ethernet yang kompatibel dengan standar Ethernet Berkecepatan Tinggi IEEE 802.3.
Baca panduan pengguna Intel® Stratix® 10 FPGA H-Tile Hard IP untuk Ethernet IP core ›
Intel® Stratix® 10 FPGA H-Tile Hard IP untuk Ethernet Intel® FPGA IP core
Intel® Stratix® 10 FPGA H-Tile Hard IP untuk Ethernet Intel® FPGA intellectual property (IP) core memberikan akses ke hard IP ini pada kecepatan data Ethernet sebesar 100 Gbps. Inti IP ini disertakan dalam pustaka Intel® FPGA IP dan tersedia dari katalog perangkat lunak Intel® Quartus® Prime Pro Edition software IP. Inti IP ini tersedia dengan saluran Ethernet 100GBASE-R4. Untuk kecepatan data Ethernet, Anda dapat memilih variasi media access control (MAC) + physical coding sublayer (PCS) atau variasi hanya PCS.
Saluran Ethernet 100GBASE-R4 mengarah ke empat link 25,78125 Gbps. Transiver serial FPGA kompatibel dengan spesifikasi CAUI-4 Standar Ethernet Berkecepatan Tinggi IEEE 802.3-2015. Inti IP mengonfigurasi transiver untuk menerapkan spesifikasi yang relevan untuk variasi inti IP Anda. Anda dapat menghubungkan antarmuka transiver langsung ke modul optik medium dependent (PMD) fisik atau ke perangkat lainnya.
Fitur
Inti IP dirancang sesuai Standar Ethernet Berkecepatan Tinggi IEEE 802.3-2015 yang tersedia di situs web IEEE (www.ieee.org). MAC menyajikan pemrosesan bingkai cut-through untuk mengoptimalkan latensi, serta mendukung kecepatan jalur kabel penuh dengan panjang bingkai 64 byte dan lalu lintas bolak-balik atau panjang berbeda-beda tanpa paket yang hilang. Semua variasi Intel® Stratix® 10 FPGA H-Tile hard IP untuk Ethernet IP core tersedia dalam mode full-duplex. Variasi inti IP ini menawarkan fitur berikut:
PHY:
- Logika Hard IP yang melakukan antarmuka secara lancar dengan transiver serial Intel® Stratix® 10 FPGA 25,78125 Gbps.
- Antarmuka eksternal LAUI atau CAUI-4 yang terdiri dari dua atau empat jalur transiver keras serial FPGA yang beroperasi pada 25,78125 Gbps.
- Dukungan link LAUI atau CAUI-4 yang berdasarkan pada encoding 64B/66B dengan data stripping dan alignment marker untuk menyesuaikan data dari beberapa lajur.
- Mendukung auto-negotiation (AN) sebagaimana ditentukan dalam Standar IEEE 802.3-2915 Klausa 73.
- Mendukung link training (LT) sebagaimana ditentukan dalam Standar IEEE 802.3-2915 Klausa 92 dan 93.
- Toleransi variasi kecondongan penerima (RX) yang melebihi persyaratan Standar Ethernet Berkecepatan Tinggi IEEE 802.3-2015 Klausa 80.5.
Kontrol struktur frame:
- Dukungan untuk paket jumbo.
- Kontrol pass-through cyclic redundancy check (CRC) RX.
- Toleransi kecondongan lajur PCS RX 1.000 bit untuk link 100G, yang melebihi persyaratan Standar Ethernet Berkecepatan Tinggi IEEE 802.3-2015 Klausa 82.2.12.
- Pembuat dan penyisip CRC transiver (TX) per paket opsional.
- Opsi pass-through pembuka RX dan TX untuk aplikasi yang memerlukan transfer informasi pengelolaan pengguna khusus.
- Pengisi alamat sumber MAC TX opsional.
- Bantalan frame otomatis TX untuk memenuhi panjang frame Ethernet minimum 64 byte pada link Ethernet. Penonaktifan per paket fitur ini opsional.
- Kemampuan penyisipan kesalahan TX yang mendukung invalidasi klien untuk input dalam progres ke antarmuka klien TX.
- Opsi deficit idle counter (DIC) opsional untuk mempertahankan rata-rata minimum inter-packet gap (IPG) 8 byte, 10 byte, atau 12 byte yang dikontrol secara rinci, atau memungkinkan pengguna untuk mengarahkan IPG dari antarmuka klien.
Statistik dan pemantauan frame:
- Pelaporan kesalahan dan pemeriksaan RX CRC.
- Pemeriksaan Start Frame Delimiter (SFD) ketat RX opsional sesuai spesifikasi IEEE.
- Pemeriksaan awal ketat RX opsional sesuai spesifikasi IEEE.
- Pemeriksaan paket RX salah bentuk sesuai spesifikasi IEEE.
- Indikasi jenis frame kontrol yang diterima.
- Penghitungan statistik.
- Fitur snapshot untuk tangkapan nilai penghitung statistik yang tepat waktu.
- Pemberi sinyal opsional: mendeteksi dan melaporkan kesalahan lokal dan menghasilkan kesalahan jarak jauh untuk mendukung kesalahan link satu arah sebagaimana ditentukan dalam Standar Ethernet Berkecepatan Tinggi IEEE 802.3-2015 Klausa 66.
Flex E:
- constant bit rate (CBR) 100GE opsional dengan scrambler/descrambler TX dan RX PCS66.
Kontrol aliran:
- Operasi kontrol alur Ethernet Klausa 31 Standar Ethernet IEEE 802.3-2015 opsional menggunakan register jeda atau antarmuka jeda.
- Kontrol alur berbasis prioritas opsional yang sesuai dengan Standar IEEE 802.1Q-201 - Amandemen 17: Kontrol Alur Berbasis Prioritas.
- Menunda kontrol pemfilteran frame.
- Perangkat lunak dapat secara dinamis mengalihkan alur data MAC TX lokal guna mendukung pemotongan alur input selektif.
Jaringan Transport Optik:
- Constant bit rate (CBR) 25/50GE opsional dengan encoding 66 bita PCS TX dan RX serta pengacakan dinonaktifkan.
- CBR 25/50GE opsional dengan fitur MAC dan PCS 66 bit lengkap.
Antarmuka sistem pengguna:
- Antarmuka pengelolaan Avalon® Memory-Mapped (Avalon-MM) untuk mengakses kontrol inti dan register status IP.
- Antarmuka datapath Avalon-ST menghubungkan MAC ke logika klien dengan awal frame dalam most significant byte (MSB) dalam variasi MAC+PCS. Antarmuka untuk variasi 100GBASE-R4 memiliki 512 bita, untuk memastikan kecepatan data meski kesesuaian SOP antarmuka klien RX ini dan opsi pass-through awal RX dan TX.
- Antarmuka datapath MII menghubungkan PCS ke logika klien dalam varian PCS saja. Antarmuka untuk variasi 100GBASE- R4 memiliki 256 bita.
- Kontrol pengaturan ulang perangkat lunak dan perangkat keras.
- Mendukung Synchronous Ethernet (Sync-E) dengan memberikan sinyal output clock data recovery (CDR) ke fabric perangkat.
Kemudahan pengujian dan debug:
- Loopback (TX ke RX) PMA serial yang dapat diprogram opsional pada transiver serial untuk pengujian diagnostik mandiri.
- Loopback parallel opsional (TX ke RX) di MAC atau di PCS untuk pengujian diagnostik mandiri.
- Penghitung kesalahan parity bit-interleaved untuk memantau kesalahan bita per jalur PCS.
- Penghitung blok kesalahan PCS RX untuk memantau kesalahan selama dan di antara frame.
- Penghitung kesalahan dan dan paket yang hilang.
- Deteksi bit error rate (BER) tinggi untuk memantau link bit error rates di semua lajur PCS.
- Pembuat dan pemeriksa pola pengujian siaga acak opsional.
- Fitur snapshot untuk tangkapan nilai penghitung statistik yang tepat waktu.
- Kemampuan penyisipan kesalahan TX yang mendukung pengujian dan debug.
- Akses opsional ke Intel® FPGA Debug Host Endpoint (ADME) untuk debugging atau memantau integritas sinyal PHY.
Informasi Pemesanan |
|
---|---|
Kode pemesanan |
IP-ETH-HTILEHIP: Base H-tile Ethernet Hard IP IP-ETH-HTILEKRCR: Untuk dukungan KR/CR |
Status IP
Status Pemesanan |
Produksi |
Kode Pemesanan |
|
Intel® Stratix® 10 FPGA H-Tile Hard IP untuk Ethernet Intel® FPGA IP core |
IP-ETH-HTILEHIP IP-ETH-HTILEKRCR - Untuk mengaktifkan KR/CR (AN/LT) |
Link Terkait
Sumber Daya Tambahan
Cari IP
Temukan inti Kekayaan Intelektual Altera® FPGA yang tepat untuk kebutuhan Anda.
Dukungan Teknis
Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.
Evaluasi dan Pembelian IP
Mode evaluasi dan informasi pembelian untuk inti Kekayaan Intelektual Altera® FPGA.
IP Base Suite
Lisensi Inti IP Altera® FPGA gratis dengan lisensi aktif untuk Perangkat Lunak Quartus® Prime Edisi Standard atau Pro.
Contoh Desain
Unduh contoh desain dan desain referensi untuk perangkat Altera® FPGA.
Hubungi Staf Penjualan
Hubungi bagian penjualan untuk kebutuhan desain dan akselerasi produk Altera® FPGA Anda.