Pengontrol DDR dan DDR2 SDRAM Intel® FPGA IP Core

Pengontrol DDR dan DDR2 SDRAM menangani aspek yang kompleks menggunakan DDR dan DDR2 SDRAM—memulai perangkat memori, mengelola bank SDRAM, dan menjaga perangkat tetap diperbarui pada interval yang sesuai. Pengontrol menerjemahkan permintaan baca dan tulis dari antarmuka lokal menjadi semua sinyal perintah SDRAM yang diperlukan.

Baca panduan pengguna pengompilasi pengontrol DDR dan DDR2 SDRAM ›

Pengontrol DDR dan DDR2 SDRAM Intel® FPGA IP Core

Baik Anda menggunakan Tool bench kekayaan intelektual (IP) di Platform Designer (sebelumnya Qsys) atau perangkat lunak desain Intel® Quartus® Prime, alat tersebut menghasilkan contoh desain, melakukan instansiasi phase-locked loop (PLL), contoh driver, dan variasi kustom pengontrol DDR/DDR2 SDRAM Anda. Contoh desain adalah contoh desain berfungsi penuh yang dapat disimulasikan, disintesis, dan digunakan dalam perangkat keras. Contoh driver adalah modul uji mandiri yang mengeluarkan perintah baca dan tulis ke pengontrol dan memeriksa data baca untuk menghasilkan sinyal lulus/gagal dan pengujian selesai.

Anda dapat mengganti logika kontrol terenkripsi pengontrol DDR/DDR2 SDRAM dalam instans contoh dengan logika kustom Anda sendiri, yang memungkinkan Anda menggunakan jalur data teks jelas Intel® FPGA dengan logika kustom Anda sendiri.

Fitur

  • Dukungan untuk perangkat dan modul DDR dan DDR2 SDRAM standar industri
  • Mencakup dukungan untuk DIMM terdaftar
  • Desain yang fleksibel dan tangguh
  • Sinyal pilihan 1, 2, 4, atau 8 chip
  • Lebar data yang dapat dikonfigurasi termasuk logika kontrol postamble baca strobe data (DQS) dan mode baca non-DQS opsional untuk bank sisi (Intel® Stratix® seri FPGA)
  • Refresh otomatis atau yang dikontrol pengguna
  • Sinyal mask data untuk operasi tulis parsial
  • Arsitektur manajemen bank, yang meminimalkan latensi
  • Implementasi cepat dan mudah
  • Skrip batasan yang dihasilkan Toolbench IP
  • Desain contoh tingkat atas dikirim sebagai produk dengan fungsi Intel® FPGA IP
  • Model simulasi fungsional IP yang digunakan dalam simulator VHDL dan Verilog HDL yang didukung Intel® FPGA
  • Jalur data teks jelas yang bebas digunakan dengan pengontrol khusus
  • Platform Designer (sebelumnya Qsys) siap menggunakan IP untuk memungkinkan desain tingkat sistem

Sumber Daya Tambahan

Cari IP

Temukan inti Kekayaan Intelektual Altera® FPGA yang tepat untuk kebutuhan Anda.

Dukungan Teknis

Untuk dukungan teknis pada inti IP ini, kunjungi Sumber Daya Dukungan atau Intel® Premier Support. Anda juga dapat mencari topik terkait tentang fungsi ini di Pusat Pengetahuan dan Komunitas.

Evaluasi dan Pembelian IP

Mode evaluasi dan informasi pembelian untuk inti Kekayaan Intelektual Altera® FPGA.

IP Base Suite

Lisensi Inti IP Altera® FPGA gratis dengan lisensi aktif untuk Perangkat Lunak Quartus® Prime Edisi Standard atau Pro.

Contoh Desain

Unduh contoh desain dan desain referensi untuk perangkat Altera® FPGA.

Hubungi Staf Penjualan

Hubungi bagian penjualan untuk kebutuhan desain dan akselerasi produk Altera® FPGA Anda.

Tampilkan lebih banyak Tampilkan lebih sedikit
Bandingkan Produk