Stratix® V FPGA

Dapatkan Bandwidth Terobosan dengan Transiver yang Efisien Daya

• Transiver 28,05 dan 14,1 Gbps terintegrasi, dengan daya transiver hingga 50 persen lebih rendah dibandingkan perangkat generasi sebelumnya.
• Hingga 6 x72 antarmuka memori DDR3 pada 933 MHz.
• 2,5 TMACS performa pemrosesan sinyal.
• Dukungan kekayaan intelektual keras (IP) PCI Express* Gen3, Gen2, dan Gen1.

Mencapai Integrasi yang Lebih Tinggi pada Satu Chip dan Mengurangi Biaya Anda

• Dua kali densitas tanpa konsekuensi biaya dan daya, melalui Blok HardCopy Tertanam, yang menghadirkan hingga 14,3 gerbang ASIC atau hingga 1,19 elemen logika. Standar yang diperkuat blok atau fungsi intensif logika mencakup protokol antarmuka seperti PCI Express* Gen3, Gen2, dan Gen1, serta fungsi spesifik aplikasi seperti 40G/100G/400G.
• Konfigurasi ulang parsial, yang memungkinkan Anda untuk mengurangi ukuran FPGA, menghemat ruang board, biaya, dan daya.
• Fractional phase-locked loop (fPLL), yang memberikan fleksibilitas clock yang meningkat dan menggantikan osilasi kristal yang dikontrol tegangan/voltage-controlled crystal oscillator (VCXO) on-board.
• Kemampuan kompensasi dispersi elektronik/electronic dispersion compensation (EDC) terintegrasi dalam transiver, yang menghilangkan kebutuhan akan PHY eksternal ke antarmuka ke modul optik.

Dapatkan Fleksibilitas Terbaik untuk Desain Anda

• Konfigurasi ulang parsial ramah pengguna yang ramah, yang memungkinkan Anda untuk mengubah fungsi inti saat beroperasi.
• Transceiver yang dapat dikonfigurasi ulang secara dinamis memungkinkan Anda untuk dengan mudah mendukung banyak protokol, kecepatan data, dan pengaturan lampiran media fisik/physical media attachment (PMA).
• Konfigurasi melalui Protokol/Configuration via Protocol (CvP) menggunakan link PCI Express* yang ada di aplikasi Anda yang memungkinkan desain board yang lebih sederhana.

Turunkan Daya Sistem Anda

• Teknologi Daya yang Dapat Diprogram yang memaksimalkan performa inti sekaligus secara simultan mengurangi daya.
• Proses performa tinggi gerbang logam high-K 28 nm dari TSMC yang dioptimalkan proses untuk daya yang lebih rendah.
• Tegangan inti 0,85 V/0,9 V.
• Konfigurasi ulang parsial.
• Blok HardCopy tertanam serta IP keras inti dan transiver terintegrasi.

Transceiver

Transceiver Intel® memiliki rekam jejak yang terbukti dalam memenuhi persyaratan bandwidth sistem, daya, dan bit-error rate (BER). Keunggulan teknologi ini berlanjut dengan transceiver dalam Stratix® V FPGA 28 nm kami.

Konfigurasi Ulang Parsial & Dinamis

Dengan Stratix® V FPGA, Anda dapat dengan mudah mengubah fungsi inti dan transceiver secara cepat ketika bagian desain lainnya tetap beroperasi.

Integrasi Sistem

Fungsi dalam FPGA yang lebih kecil meningkat karena Stratix® V FPGA memungkinkan integrasi sistem yang tinggi, sehingga mengurangi daya dan biaya. Di sini, kita akan membahas sejumlah inovasi Stratix® V yang mewujudkan tingkat integrasi ini.

PLL Fraksional

Fractional phase-locked loop (fPLL) menawarkan semua fitur yang tersedia di Altera® PLL generasi sebelumnya. Anda dapat menjumpai PLL fraksional dalam perangkat 28 nm, termasuk Stratix® V, Arria® V, dan Cyclone® V FPGA.