Arria® V FPGA dan SoC FPGA

Rangkaian Arria® V FPGA menawarkan bandwidth tertinggi dan menghadirkan daya total terendah untuk aplikasi kelas menengah, seperti unit radio jarak jauh, kartu jalur 10G/40G, dan peralatan studio penyiaran. Ada lima varian yang ditargetkan, termasuk varian SoC dengan sistem prosesor keras/hard processor system (HPS)ARM* Cortex*-A9 dual-core untuk memenuhi kebutuhan performa, daya, dan integrasi Anda dengan baik.

Lihat juga: Perangkat Lunak Desain FPGA, Toko Desain, Unduhan, Komunitas, dan Dukungan

Arria® V FPGA dan SoC FPGA

Variasi Rangkaian

Fitur	Arria® V GZ FPGA	Arria® V GT FPGA	Arria® V GX FPGA	Arria® V ST SoC	Arria® V SX SoC
ALM (K)	170	190	190	174	174
DSP Presisi Variabel	1.139	1.156	1.156	1.068	1.068
Blok M20K	1.700	-	-	-	-
Blok M10K	-	2.414	2.414	2.282	2.282
Kecepatan Antarmuka Memori DDR3	800 MHz	667 MHz	667 MHz	667 MHz	667 MHz
Kontroler Memori Keras	-	4	4	4	4
Transiver (Gbps)	12,5 Gbps	10,3125	6,5536	10,3125	6,5536
*Blok IP yang diperkuat PCI Express® (PCIe) Gen3/2/1**	1	-	-	-	-
*Blok IP yang diperkuat PCIe Gen2/1**	-	2	2	2	2
Keamanan Desain	x	x	x	x	x
Mitigasi Single Event Upset (SEU)	x	x	x	x	x

Lihat semua Tampilkan lebih sedikit

Arsitektur Arria® V

Transiver yang fleksibel

Baik Anda memerlukan beberapa saluran transiver, atau hingga 36, Arria® V FPGA memberikan solusi transiver yang memenuhi kebutuhan performa dan daya Anda untuk memberikan yang Anda butuhkan untuk sukses. Clocking yang fleksibel, integritas sinyal (SI) yang superior, transiver daya terendah, dan transiver dengan kualitas tertinggi hanyalah beberapa cara Arria® V FPGA dirancang untuk sensitif daya dan aplikasi dengan bandwidth tinggi.

Setiap transiver Arria® V FPGA terdiri dari Lampiran Media Fisik, Sublapisan Coding Fisik, dan blok IP yang diperkuat dengan fleksibilitas clocking tambahan dan lebih banyak saluran independen. Setiap saluran memiliki PMA dan PCS lengkap beserta CDR PLL analog penerima terpisah khusus. Untuk mempermudah desainer untuk memenuhi kecepatan transiver hingga 12,5 Gbps, mengoperasikan hingga 40" backplane, dan mengimplementasi PCIe* Gen3, Arria® V GZ memiliki sejumlah fitur tambahan.

*Catatan: Arria® V GX, dan GT tidak memiliki LinearEQ, EyeQ, PCIe* Gen3 dan IP pilihan yang diperkuat Adaptif seperti halnya Arria® V GZ.

Dioptimalkan untuk Biaya Sistem yang Rendah dan Hemat Daya

Saluran 10.3125 Gbps tunggal akan mengonsumsi daya < 165 mW.
Saluran 12,5 Gbps tunggal akan mengonsumsi daya < 200 mW.

Fitur	Arria® V GZ	Arria® V GT	Arria® V GX
Jumlah transiver maksimum	36	36	36
Transiver yang mendukung backplane 12,5 Gbps	x	-	-
Transiver 10,3125 Gbps untuk aplikasi SFF-8431	x	x	-
Transiver yang mendukung backplane 6,375	x	x	x
Continuous-time linear equalization - Kesetaraan linear 4 tahap penerima	x	-	-
Decision feedback equalization - ekualizer digital 5 tap penerima	x	-	-
Kesetaraan adaptif - Secara otomatis menyesuaikan kesetaraan	x	-	-
Ekualizer linear	-	x	x
Prapenentuan kesetaraan pemancar (4-tap)	x	-	-
Prapenentuan kesetaraan pemancar (3-tap)	-	x	x
PLPL Pemancar osilator cincin	x	x	x
PPL osilator LC	x	-	-
Instrumentasi on-die (pemantauan mata data EyeQ)	x	-	-

Lihat semua Tampilkan lebih sedikit

Blok DSP Presisi Variabel

Untuk memenuhi tuntutan akan pemrosesan sinyal presisi yang lebih tinggi, kami telah mengembangkan blok pemrosesan sinyal digital (DSP) presisi variabel yang pertama di industri. Blok terintegrasi ini, yang merupakan bagian dari Portofolio DSP 28 nm Stratix® V, Arria® V, dan Cyclone® V FPGA, memungkinkan setiap blok untuk dikonfigurasi pada waktu kompilasi ke dalam mode 18 bit atau dalam mode presisi tinggi.

Dengan blok DSP presisi variabel, Arria® V dan Cyclone® V FPGA mendukung, berdasarkan blok per blok, presisi variasi yang berkisar dari 9-bit x 9-bit hingga titik ambang presisi tunggal (perkalian mantissa) dalam satu blok DSP. Hal ini melepas batasan arsitektur FPGA, memungkinkan Anda untuk menggunakan presisi optimal pada setiap tahap datapath DSP. Anda juga akan mendapatkan manfaat dari meningkatnya performa sistem, berkurangnya konsumsi daya, dan melonggarnya batasan arsitektur.

Blok DSP presisi variabel dalam Arria® V dan Cyclone® V FPGA dioptimalkan untuk memberikan peningkatan berikut:

108 input, 74 output.
Mode rumit 18x19, memungkinkan prapenambah untuk menggunakan dua input 18 bit.
Akumulator kedua opsional (register umpan balik) untuk filter serial kompleks.
Multiplier terpisah 18x19 ganda.
Tidak ada batasan pada penggunaan koefisien eksternal dan prapenambahan keras dalam mode 18 bit.

Rentang Presisi Multiplier Arria® V dan Cyclone® V FPGA dalam Mode Blok Tunggal dan Beberapa Blok

Multiplier Arria® V dan Cyclone® V FPGA dalam Mode Blok Tunggal

Jumlah Multiplier	Presisi Multiplier
Tiga multiplier terpisah	9x9
Dua multiplier dalam mode penghitungan	18x19
Dua multiplier terpisah	18x19
Satu multiplier asimetris terpisah	18x36 (memerlukan logika tambahan di luar blok DSP)
Satu multiplier presisi tinggi terpisah	27x27

Lihat semua Tampilkan lebih sedikit

Multiplier Arria® V dan Cyclone® V FPGA dalam Mode Beberapa Blok

Jenis Multiplier	Jumlah Blok yang Diperlukan
Satu multiplier 36x36 terpisah	2 (memerlukan logika tambahan di luar blok DSP)
Satu multiplier 54x54 terpisah	4 (memerlukan logika tambahan di luar blok DSP)
Satu multiplier kompleks 18x18	2
Satu multiplier kompleks 18x25	4 (memerlukan logika tambahan di luar blok DSP)
Satu multiplier kompleks 18x36	4 (memerlukan logika tambahan di luar blok DSP)
Satu multiplier kompleks 27x27	4

Lihat semua Tampilkan lebih sedikit

Bus Cascade

Semua mode dilengkapi accumulator 64 bit dan setiap blok DSP presisi variabel dilengkapi bus cascade 64 bit yang memungkinkan penerapan pemrosesan sinyal presisi yang jauh lebih tinggi dengan melakukan cascading pada beberapa blok menggunakan bus khusus.

Arsitektur DSP presisi variabel menjaga kompatibilitas ke belakang. Arsitektur ini dapat mendukung aplikasi DSP 18 bit yang ada, seperti pemrosesan video berdefinisi tinggi, konversi digital naik atau turun, dan pemfilteran multi-rate.

Sistem Prosesor Keras SoC FPGA

Intel® SoC FPGA mengintegrasikan sistem prosesor keras (HPS) berbasis ARM* yang terdiri dari antarmuka prosesor, periferal, dan memori dengan susunan FPGA menggunakan tulang punggung interkoneksi bandwidth tinggi. Arria® V SoC FPGA mengurangi daya sistem, biaya sistem, dan ukuran board sekaligus meningkatkan performa sistem dengan mengintegrasikan fungsi prosesor terpisah, FPGA, dan pemrosesan sinyal digital (DSP) ke dalam satu sistem pada chip (SoC) berbasis ARM* yang dapat disesuaikan pengguna. SoC memberikan kombinasi terbaik kekayaan intelektuan (IP) yang diperkuat untuk performa dan pengehematan daya, dengan fleksibilitas logika yang dapat diprogram.

Fitur HPS

Setiap inti prosesor memiliki:
32 KB Cache instruksi L1, 32 KB cache data L1
Unit titik ambang presisi tunggal dan ganda dan mesin media NEONTM
Teknologi debug dan trace CoreSightTM
512 KB cache L2 bersama dengan dukungan kode koreksi kesalahan (ECC)
64 KB RAM scratch dengan dukungan ECC
Pengontrol SDRAM Multiport dengan dukungan untuk DDR2, DDR3, dan LPDDR2, serta dukungan ECC opsional
Pengontrol akses memori langsung/direct memory access (DMA) 8 saluran
Pengontrol flash QSPI
Pengontrol flash NAND dengan DMA
Pengontrol SD/SDIO/MMC dengan DMA
2x 10/100/1000 Ethernet media access control (MAC) dengan DMA
2x Pengontrol USB On-The-Go (OTG) dengan DMA
4x Pengontrol I2C
2x UART
2x periferal master serial peripheral interface (SPI), 2x periferal slave SPI
Hingga 134 I/O tujuan umum (GPIO)
7x timer tujuan umum
4x timer watchdog

Backbone Interkoneksi HPS-to-FPGA Bandwidth Tinggi

Meskipun HPS dan FPGA dapat beroperasi secara mandiri, keduanya dipadukan dengan erat melalui interkoneksi sistem bandwidth tinggi yang dibangun dari bridge bus ARM* AMBA* AXI performa tinggi. Master bus IP dalam fabric FPGA memiliki akses ke slave bus HPS melalui interkoneksi FPGA-to-HPS. Master bus HPS juga memiliki akses ke slave bus dalam fabric FPGA melalui bridge HPS-to-FPGA. Kedua bridge sesuai AMBA AXI-3 dan mendukung baca dan tulis secara bersamaan. Bride HPS-to-FPGA ringan 32 bit tambahan memberikan antarmuka dengan latensi rendah antara HPS dan periferal dalam fabrik FPGA. Hingga enam master FPGA dapat berbagi pengontrol SDRAM HPS dengan prosesor. Selain itu, prosesor dapat digunakan untuk mengonfigurasi fabric FPGA di bawah kontrol program melalui port konfigurasi 32 bit khusus.

HPS-to-FPGA: antarmuka AXI AMBA 32, 64, atau 128 bit yang dapat dikonfigurasi yang dioptimalkan untuk bandwidth tinggi
FPGA-to-HPS: antarmuka AXI AMBA 32, 64, atau 128 bit yang dapat dikonfigurasi yang dioptimalkan untuk bandwidth tinggi
HPS-to-FPGA ringan: antarmuka AXI AMBA 32 bit yang dioptimalkan untuk latensi rendah
Pengontrol SDRAM FPGA-to-HPS: antarmuka multiport yang dapat dikonfigurasi dengan 6 port perintah, 4x port data baca 64 bit, dan 4x port data tulis 64 bit
~32-bit pengelola konfigurasi FPGA

Rangkaian Arria® V FPGA 28 nm menawarkan FPGA dengan daya terendah dan bandwidth tertinggi untuk aplikasi kelas menengah, seperti unit radio jarak jauh, kartu jalur 10G/40G, dan mixer dalam studio. Penawaran komprehensif dari lima varian perangkat memungkinkan desainer untuk secara optimal memilih solusi yang sesuai dengan harga, performa, dan kebutuhan daya mereka. Lihat tabel di bawah untuk ikhtisar rangkaian Arria® V FPGA dan SoC serta pilihan paket.

Dukungan Suhu

Perangkat	Paket	Tingkat Kecepatan
Arria® V GZ	F780, F1152, F1517	C3, C4, I3L, I4
Arria® V SX/GX/ST/GT	F672, F896, F1152, F1517	C4, C5, C6, I3, I5

Lihat semua Tampilkan lebih sedikit

Sumber Daya Tambahan

Jelajahi konten lainnya terkait perangkat Intel® FPGA seperti board pengembangan, kekayaan intelektual, dukungan, dan banyak lagi.

Pilih Bahasa

Menggunakan Pencarian di Intel.com

Tautan Cepat

Pencarian Terbaru

Pencarian Tingkat Lanjut

Hanya pencarian di

Arria® V FPGA dan SoC FPGA