Pusat Dukungan Perangkat Lunak Intel® Quartus® Prime Design
Intel® Quartus® topik perangkat lunak desain Prime untuk memandu Anda melalui semua fitur perangkat lunak.
Persiapan
Intel® Quartus® Prime Design Software Suite mencakup semua alat desain perangkat lunak yang diperlukan untuk membawa Intel® FPGA Anda dari konsep ke produksi. Topik di halaman web ini akan memandu Anda melalui semua fitur perangkat lunak Intel® Quartus® Prime. Pilih bidang minat Anda dan navigasikan ke sumber daya spesifik yang Anda butuhkan dalam alur desain Intel® Quartus® Prime.
- Panduan Memulai Cepat Perangkat Lunak Intel® Quartus® Prime
- Panduan singkat tentang cara menyiapkan proyek, menyusun, melakukan analisis waktu, dan memprogram perangkat FPGA.
- Baca Saya Dulu! (ORMF1000)
- Kursus online gratis selama 44 menit. Kursus ini adalah titik awal untuk memahami dan menggunakan produk, jaminan, dan sumber daya Intel® FPGA dengan cepat.
Perangkat lunak Intel® Quartus® Prime terdiri dari semua alat perangkat lunak yang Anda butuhkan untuk mendefinisikan, mensimulasikan, menerapkan, dan men-debug desain FPGA Anda. Untuk memulai, klik tombol di bawah ini untuk mengunduh dan melisensikan perangkat lunak, dan untuk mendapatkan panduan mulai cepat. Kemudian, tinjau beberapa materi pelatihan yang ditawarkan untuk perangkat lunak Intel® Quartus® Prime – mulai dari tutorial online singkat hingga kelas sehari penuh yang dipimpin instruktur.
Apa perbedaan antara Edisi Standar dan Pro?
1. Unduh perangkat lunak Intel® Quartus® Prime
2. Dapatkan lisensi untuk menjalankan perangkat lunak Intel® Quartus® Prime
Di bagian "Memulai", kami mencantumkan sumber daya dasar untuk membantu Anda memulai, termasuk panduan memulai cepat, tautan ke dokumentasi dasar, dan tautan ke kursus pelatihan online dan yang dipimpin instruktur yang tersedia.
Panduan Pengguna Intel® Quartus® Prime
Pelatihan Perangkat Lunak Intel® Quartus® Prime
Intel menawarkan beberapa jenis pelatihan, baik secara online maupun tatap muka untuk membantu Anda mengetahui alur desain Intel® Quartus® Prime dengan cepat. Berikut adalah beberapa kelas pelatihan yang disarankan untuk Anda mulai.
Pelatihan Perangkat Lunak Intel® Quartus® Prime
Nama Kursus | Jenis | Durasi |
---|---|---|
Lokakarya Pemula untuk Intel® FPGAs | Sesi Online |
4 Jam 30 menit |
Masih banyak lagi kursus pelatihan yang tersedia. Untuk katalog lengkap, lihat halaman Pelatihan Intel® FPGA .
1. Perencanaan I/O
Perencanaan I/O dilakukan pada tahap awal dalam desain FPGA untuk memastikan penempatan yang sukses di perangkat target Anda sekaligus memenuhi batasan pin dan waktu khusus.
- Perangkat lunak Prime Pro Edition Intel® Quartus® menawarkan dua alat untuk mengelola proses kompleks dalam memenuhi banyak kendala penempatan I/O.
Deskripsi | Alat | I/O Tugas Perencanaan | Cara Mengakses |
---|---|---|---|
Perencana Antarmuka | Alat perencana antarmuka mengelola kompleksitas integrasi beberapa modul dengan persyaratan sulit untuk penetapan pin (misalnya, inti kekayaan intelektual (IP) PCI Express*, DDR, dan phase-locked loop (PLL)). Perencana Antarmuka berinteraksi secara dinamis dengan Intel® Quartus® Prime Fitter untuk memverifikasi legalitas penempatan saat Anda merencanakan. Anda dapat mengevaluasi denah lantai yang berbeda menggunakan laporan interaktif untuk merencanakan implementasi terbaik secara akurat. | Antarmuka paket dan pinggiran perangkat | Alat > Perencana Antarmuka |
Perencana Pin | Alat perencana pin adalah alat penetapan pin tingkat rendah. Gunakan ini untuk menempatkan pin I/O secara manual dan untuk menentukan slew rate dan kekuatan drive. | Mengedit, memvalidasi, atau mengekspor penetapan pin | Tugas > Pin Planner |
Dokumentasi Perencanaan I/O
Dokumentasi Alat Perangkat Lunak
- Bab Mengelola Pin I/O Perangkat di bagian Panduan Pengguna Intel® Quartus® Prime Pro Edition
- Bab Perencanaan Antarmuka di bagian Panduan Pengguna Intel® Quartus® Prime Pro Edition
Dokumentasi Perangkat
Pelatihan I/O
Jenis | Kursus | Durasi |
---|---|---|
Desain Sistem I/O Cepat & Mudah dengan BluePrint | Gratis, Online | 39 menit |
Sumber Daya Lainnya
Perencanaan I/O melibatkan banyak pertimbangan, terutama ketika I/O berkecepatan tinggi atau protokol tertentu terlibat.
Untuk informasi lebih lanjut tentang manajemen I/O dan dukungan pengembangan board, kunjungi:
2. Entri Desain
Entri Desain - Ikhtisar
Anda dapat mengekspresikan desain Anda menggunakan beberapa metode entri desain:
- Menggunakan bahasa deskripsi perangkat keras (HDL)
- Verilog
- SystemVerilog
- VHDL
- Platform Designer, alat entri grafis untuk menghubungkan modul kompleks secara terstruktur
- Metode entri tingkat tinggi lainnya
- High Level Synthesis (HLS) menggunakan C++ untuk mengekspresikan modul yang kompleks
- OpenCL™ menggunakan C++ untuk mengimplementasikan algoritma komputasi di seluruh platform heterogen
Intel® FPGA Kekayaan Intelektual
Selain entri desain langsung, Intel FPGAs mendukung portofolio besar kekayaan intelektual (IP) yang dirancang khusus untuk digunakan dalam FPGAs Intel®.
Belajar Bahasa Deskripsi Perangkat Keras (HDL)
Intel menawarkan beberapa kursus pelatihan HDL, mulai dari ikhtisar online gratis hingga kelas sehari penuh yang dipimpin instruktur.
Jenis | Kursus | Durasi |
---|---|---|
Dasar-dasar Verilog HDL | 50 Menit | Online, Gratis |
Dasar-dasar VHDL | 92 Menit | Online, Gratis |
Verilog HDL Lanjutan | 8 Jam | Dipimpin Instruktur |
SystemVerilog dengan Perangkat Lunak Quartus® II | 38 Menit | Online, Gratis |
Menggunakan Template HDL
Perangkat lunak Intel® Quartus® Prime menawarkan beberapa template untuk elemen logika yang umum digunakan seperti register, penugasan sinyal yang dipilih, penugasan sinyal bersamaan, dan panggilan subprogram. Template tersedia di Verilog, SystemVerilog, dan VHDL.
Jika Anda tidak yakin cara terbaik untuk menulis fungsi tertentu untuk memastikan bahwa itu akan diterapkan dengan benar, Anda harus merujuk ke template ini. Sistem templat dijelaskan sepenuhnya di bagian Menyisipkan Kode HDL dari Templat yang Disediakan di Panduan Pengguna Rekomendasi Desain.
Gaya Pengkodean HDL yang Direkomendasikan
Gaya pengkodean HDL memiliki pengaruh signifikan terhadap kualitas hasil untuk desain logika. Alat sintesis akan mengoptimalkan desain, tetapi untuk mencapai hasil yang tepat, Anda perlu membuat kode dengan gaya, yang akan mudah dikenali oleh alat sintesis sebagai konstruksi logika tertentu.
Selain itu, ada praktik desain yang baik, yang harus diikuti untuk desain logika digital umum dan untuk perangkat berbasis LAB pada khususnya. Mengelola metodologi reset logika, penundaan alur, dan pembuatan sinyal sinkron yang tepat adalah beberapa contoh praktik desain digital yang baik. Beberapa sumber daya untuk mempelajari praktik pengkodean HDL yang baik tercantum di bawah ini.
Sumber Daya untuk Panduan Gaya Pengkodean HDL yang Baik
Deskripsi Sumber Daya | |
---|---|
Gaya Pengkodean HDL yang Direkomendasikan | Bagian dalam panduan pengguna Intel® Quartus® Prime Pro Edition. |
Praktik Desain yang Direkomendasikan | Bagian dalam panduan pengguna Intel® Quartus® Prime Pro Edition. |
Advanced Synthesis Cookbook dengan contoh desain | PDF dengan contoh desain. |
Intelektual
Intel FPGAs mendukung portofolio besar kekayaan intelektual (IP) yang dirancang khusus untuk digunakan dalam FPGAs Intel®. Setiap IP mencakup model simulasi untuk verifikasi desain sebelum implementasi perangkat. Lihat tautan berikut untuk informasi lebih lanjut tentang inti IP yang tersedia dan ekosistem IP dalam perangkat lunak Intel® Quartus® Prime.
Deskripsi Sumber Daya | |
---|---|
Portofolio Intel® FPGA IP | Ikhtisar portofolio Intel® FPGA IP. |
Pengantar Intel® FPGA IP Core | Bagaimana katalog IP dan editor parameter mengelola inti IP dalam perangkat lunak Intel® Quartus® Prime. |
Pencari Intel® FPGA IP | Daftar lengkap inti Intel® FPGA IP. |
Desainer Platform
Tonton pengantar Platform Designer Webcast
Platform Designer adalah alat integrasi sistem grafis yang memungkinkan Anda mengintegrasikan sistem komponen kompleks dengan cepat.
Dengan menggunakan kerangka kerja interkoneksi standar (Avalon® atau AMBA* AXI*), Anda dapat mengintegrasikan kekayaan intelektual dari pihak ketiga, dari IP organisasi Anda sendiri, atau dari modul kotak hitam yang belum ditentukan. Semua inti Intel® FPGA IP sesuai dengan spesifikasi antarmuka Platform Designer.
Platform Designer menghasilkan HDL untuk instantiasi ke seluruh desain FPGA Anda.
Dokumentasi Platform Designer
Deskripsi Sumber Daya | |
---|---|
Membuat Sistem dengan Platform Designer | Dasar-dasar penggunaan desainer platform. |
Membuat Komponen Platform Designer | Cara mengintegrasikan komponen kekayaan intelektual (IP) untuk digunakan dalam perancang platform. |
Interkoneksi Platform Designer | Detail tentang antarmuka streaming dan pemetaan memori yang tersedia dalam standar interkoneksi Avalon® dan AMBA* AXI*. |
Mengoptimalkan Performa Sistem Platform Designer | Mengoptimalkan saluran pipa dan menangani arbitrase bus dalam sistem perancang platform. |
Antarmuka Komponen Referensi Tcl | Referensi antarmuka pemrograman aplikasi (API) untuk mengintegrasikan IP ke dalam sistem perancang platform. |
Komponen Desain Sistem Platform Designer | Deskripsi komponen interkoneksi yang tersedia di desainer platform. |
Kursus Pelatihan Platform Designer (sebelumnya Qsys)
Jenis | Durasi | Kursus |
---|---|---|
Membuat Desain Sistem dengan Platform Designer: Memulai | 28 Menit | Gratis, Online |
Pengantar Platform Designer | 30 Menit | Gratis, Online |
Pengantar Alat Integrasi Sistem Platform Designer | 8 Jam | Dipimpin Instruktur |
Platform Designer dalam Perangkat Lunak Intel® Quartus® Prime Pro Edition | 63 Menit | Gratis, Online |
Desain Sistem Tingkat Lanjut Menggunakan Qsys: Simulasi Komponen &; Sistem | 28 Menit | Gratis, Online |
Desain Sistem Tingkat Lanjut Menggunakan Platform Designer: Pengoptimalan Sistem | 46 Menit | Gratis, Online |
Desain Sistem Tingkat Lanjut Menggunakan Qsys: Verifikasi Sistem dengan System Console | 26 Menit | Gratis, Online |
Desain Sistem Tingkat Lanjut Menggunakan Qsys: Memanfaatkan Hirarki | 45 Menit | Gratis, Online |
Pengembangan IP Kustom Menggunakan Antarmuka Avalon® dan Arm* AMBA* AXI | 107 Menit | Gratis, Online |
Contoh Desain Platform Designer
Deskripsi Sumber Daya | |
---|---|
Platform Designer - Contoh Desain | Contoh desain penguji memori yang dapat diunduh yang diterapkan di Platform Designer. |
Contoh Desain Memori AXI* | Antarmuka AMBA* AXI*-3 Agent pada komponen memori kustom Verilog sederhana. |
Contoh Simulasi BFM: HPS AXI* Bridge Interface ke FPGA Core | Antarmuka sistem prosesor keras (HPS) ke bridge AXI* FPGA (h2f). |
Panduan Pengguna Suite IP Verifikasi Avalon® (PDF) | Model fungsional bus (BFM) untuk memverifikasi inti IP menggunakan antarmuka Avalon®. |
File desain (.zip) | |
Suite IP Verifikasi Mentor Graphics* AXI* (PDF) | BFM untuk memverifikasi inti IP menggunakan antarmuka AMBA* AXI*. |
Laporan Resmi
Deskripsi Sumber Daya | |
---|---|
Membandingkan Pendekatan Integrasi IP untuk Implementasi FPGA | Membahas tantangan interkoneksi dalam perangkat FPGA kompleks. |
Menerapkan Manfaat Arsitektur Jaringan pada Chip untuk Desain Sistem FPGA | Menjelaskan keunggulan arsitektur network on a chip (NoC) dalam desain sistem Intel® FPGA. |
3. Simulasi
Ikhtisar Simulasi
Perangkat lunak Intel® Quartus® Prime mendukung RTL dan simulasi desain tingkat gerbang dalam simulator EDA yang didukung.
Simulasi melibatkan:
- Menyiapkan lingkungan kerja simulator Anda
- Menyusun pustaka model simulasi
- Menjalankan simulasi Anda
Perangkat lunak Intel® Quartus® Prime mendukung penggunaan alur simulasi skrip untuk mengotomatiskan pemrosesan simulasi di lingkungan simulasi pilihan Anda.
Dalam perangkat lunak Prime Standard Edition Intel® Quartus®, Anda memiliki opsi untuk menggunakan alur alat NativeLink, yang mengotomatiskan peluncuran simulator pilihan Anda.
Alur Simulasi Bernaskah
Deskripsi Topik | Edisi | Pro Edisi | Standar |
---|---|---|---|
Simulasi Desain Intel® FPGA | Saat menggunakan Platform Designer untuk mengonfigurasi inti dan sistem IP, skrip penyiapan lingkungan simulasi dibuat untuk simulator EDA yang didukung. | Simulasi Pihak Ketiga | Simulasi Pihak Ketiga |
Aldec Aktif-HDL | Bab ini memberikan panduan khusus untuk simulasi desain Intel® Quartus® Prime dengan perangkat lunak Aldec Active-HDL atau Riviera-PRO. | Dukungan Aldec Active-HDL dan Riviera-PRO | Panduan Aldec Active-HDL dan Riviera-PRO |
Irama Incisive Enterprise | Bab ini memberikan panduan khusus untuk simulasi desain Prime Pro Edition Intel® Quartus® dengan perangkat lunak Cadence Xcelium* Parallel Simulator. | Dukungan Simulator Paralel Cadence Xcelium* | Dukungan Simulator Irama |
Siemens EDA QuestaSim* | Bab ini memberikan panduan untuk simulasi desain Intel® Quartus® Prime dengan simulator Siemens EDA QuestaSim* yang didukung. | Dukungan Simulator Siemens EDA QuestaSim* | Dukungan Simulator Questa* Intel® FPGA Edition, ModelSim®, dan Questa* |
Synopsys* VCS dan VCS MX | Anda dapat menyertakan simulator EDA yang didukung dalam alur desain Intel® Quartus® Prime. Dokumen ini memberikan panduan untuk simulasi desain Intel® Quartus® Prime dengan perangkat lunak Synopsys VCS atau VCS MX. | Dukungan Synopsys VCS* dan VCS MX | Dukungan Synopsys VCS* dan VCS MX |
Lihat video berikut untuk panduan tentang pengaturan simulasi: |
Alur Simulasi NativeLink
Dalam perangkat lunak Prime Standard Edition Intel® Quartus®, Anda memiliki opsi untuk menggunakan NativeLink. Ini memungkinkan Anda secara otomatis meluncurkan semua langkah yang diperlukan untuk mensimulasikan desain Anda setelah memodifikasi kode sumber atau IP Anda.
Fitur NativeLink mengintegrasikan simulator EDA Anda dengan perangkat lunak Intel® Quartus® Prime Standard Edition dengan mengotomatiskan hal-hal berikut:
- Pembuatan file khusus simulator dan skrip simulasi.
- Kompilasi pustaka simulasi.
- Peluncuran otomatis simulator Anda mengikuti analisis dan elaborasi perangkat lunak Intel® Quartus® Prime, analisis dan sintesis, atau setelah kompilasi lengkap.
Sumber Daya untuk Penyiapan Simulasi NativeLink
untuk Penyiapan Simulasi NativeLink | Deskripsi | Jenis Sumber Daya |
---|---|---|
Menggunakan Simulasi NativeLink | Panduan Pengguna | Satu bab dalam panduan pengguna edisi standar Intel Quartus Prime: Simulasi pihak ketiga. |
Cara menyiapkan Simulasi NativeLink | Video | Video singkat yang menunjukkan cara menyiapkan NativeLink untuk desain sederhana. |
Deskripsi | Jenis Sumber DayaSumber Daya Sumber Daya Simulasi | |
---|---|---|
Simulasi Desain Intel® FPGA (Intel® Quartus® Prime Pro Edition) | Panduan Pengguna | Dokumentasi utama untuk perangkat lunak edisi Prime Pro Intel® Quartus®. |
Simulasi Desain Intel® FPGA (Intel® Quartus® Prime Standard Edition) | Buku pegangan | Dokumentasi utama untuk perangkat lunak Intel® Quartus® Prime edisi standar. |
Menghasilkan Testbench dengan Alat Simulasi Intel® FPGA-ModelSim* | Video | Video ini akan memberikan cara termudah untuk menghasilkan test bench dengan Altera-Modelsim. Anda dapat memodifikasi bangku tes dengan pemrograman VHDL / Verilog di bangku tes yang dihasilkan. Ikuti Intel FPGA untuk melihat bagaimana kami diprogram untuk sukses dan dapat membantu Anda mengatasi masalah FPGA Anda dengan solusi komprehensif. |
Mensimulasikan Desain Prosesor Nios® II | Video | Video ini menjelaskan cara menyimulasikan desain prosesor Nios II. Ikuti Intel FPGA untuk melihat bagaimana kami diprogram untuk sukses dan dapat membantu Anda mengatasi masalah FPGA Anda dengan solusi komprehensif. |
Cara Mensimulasikan Blok Antarmuka Memori Serial Aktif | Video | Video ini akan menunjukkan kepada pengguna cara mensimulasikan pembacaan dan penulisan sederhana ke flash pihak ketiga menggunakan blok antarmuka memori serial aktif. |
Menghasilkan Simulasi Desain Contoh PHYLite di ModelSim* di versi 16.1 dengan Arria® 10 | Video | Video tutorial ini menunjukkan cara menghasilkan file simulasi dari pengaturan PHYLite kustom di Qsys. Ini juga akan memandu melalui cara mengatur lingkungan simulasi di ModelSim untuk menjalankan simulasi PHYLite. Panduan video ini menggunakan perangkat khusus Arria 10, 16.1 Quartus dan ModelSim 10.5c. |
Cara Mensimulasikan Pemesanan Byte IP Cyclone® V 8b10b | Video | Video ini akan menunjukkan kepada pengguna cara melakukan penyelarasan kata manual dan pengurutan byte di Cyclone V Native PHY dengan 8b10b dan mode PCS lebar ganda. Metode serupa berlaku untuk semua perangkat seri V. Dengan mode PCS lebar ganda dan byte SERDES diaktifkan, transceiver akan mencapai kecepatan data yang lebih tinggi. |
Simulasi Arria® 10 RLDRAM3 Menggunakan Model Memori Vendor | Video | Video ini akan menunjukkan kepada pengguna cara menjalankan simulasi desain contoh dengan mengganti model memori generik Intel FPGA dengan model memori vendor. |
Simulasi Ping Pong PHY DDR3 | Video | Memahami desain Ping Pong PHY menggunakan perangkat lunak Quartus II dan mensimulasikan Ping Pong PHY menggunakan simulator ModelSim Ikuti Intel FPGA untuk melihat bagaimana kami diprogram untuk sukses dan dapat membantu Anda mengatasi masalah FPGA Anda dengan solusi komprehensif. |
Simulasi SoC HPS DDR3 Core | Video | Pelajari cara mensimulasikan inti DDR3 dari SoC HPS (Hard Processor System) menggunakan perangkat lunak Quartus II v. 13.1 dan alat integrasi sistem Qsys, Questa Sim 10.1d dan mesin Linux Ikuti Intel FPGA untuk melihat bagaimana kami diprogram untuk sukses dan dapat membantu Anda mengatasi masalah FPGA Anda dengan solusi komprehensif. |
Desain Sistem Tingkat Lanjut Menggunakan Platform Designer: Simulasi Komponen &; Sistem |
Pelatihan Online | Pelatihan ini adalah bagian 1 dari 4. Alat integrasi sistem Platform Designer menghemat waktu yang signifikan dengan secara otomatis menghasilkan logika interkoneksi untuk menghubungkan fungsi dan subsistem IP. Kursus online 28 menit |
4. Sintesis
Ikhtisar Sintesis
Tahap Sintesis Logika dari alur desain perangkat lunak Intel® Quartus® akan mengambil kode register transfer level (RTL) dan membuat netlist primitif tingkat rendah (netlist pasca-sintesis). Netlist post-sintesis kemudian akan digunakan sebagai input ke Fitter, yang akan menempatkan dan merutekan desain.
Perangkat lunak Intel® Quartus® Prime dan Quartus® II mencakup sintesis dan antarmuka terintegrasi tingkat lanjut dengan alat sintesis pihak ketiga lainnya. Perangkat lunak ini juga menawarkan pemirsa netlist skematik yang dapat Anda gunakan untuk menganalisis struktur desain dan melihat bagaimana perangkat lunak menafsirkan desain Anda.
Hasil sintesis dapat dilihat dengan pemirsa Quartus® Netlist, baik setelah elaborasi RTL maupun setelah Pemetaan Teknologi.
Dokumentasi Sintesis
Deskripsi Judul | |
---|---|
Sintesis Terintegrasi Quartus Prime | Alat sintesis terintegrasi perangkat lunak Intel® Quartus® Prime mendukung sintesis VHDL, Verilog, SystemVerilog, dan bahasa entri desain khusus Intel® FPGA lama. |
Dukungan Synplify | Alur alat perangkat lunak Intel® Quartus® Prime juga mendukung synthesizer logika Synplicity Synplify dan Synplify Pro. |
Dukungan RTL Presisi Mentor Graphics* | Alur alat perangkat lunak Intel® Quartus® Prime juga mendukung Mentor Graphics* Precision RTL Synthesizer. |
Pelatihan dan Demonstrasi Sintesis
Deskripsi Judul | |
---|---|
Menggunakan Perangkat Lunak Quartus® Prime: Pengantar (ODSW1100) | Kenali lingkungan desain perangkat lunak Quartus® Prime dasar. Anda akan mempelajari tentang alur desain FPGA dasar dan cara menggunakan perangkat lunak Quartus® Prime dalam alur tersebut. Ini adalah kursus online 80 menit. |
Seri Desain Perangkat Lunak Quartus® Prime: Foundation (Standar) (ODSW1110) | Pelajari cara menggunakan perangkat lunak Quartus® Prime untuk mengembangkan desain FPGA atau CPLD dari desain awal hingga pemrograman perangkat. Ini adalah kursus online 3.5 jam. |
Seri Desain Perangkat Lunak Quartus® Prime: Foundation (IDSW110) | Buat proyek, masukkan file desain, kompilasi, dan konfigurasikan perangkat Anda untuk melihat desain bekerja dalam sistem. Masukkan batasan waktu dan analisis desain menggunakan Penganalisis Waktu. Temukan bagaimana antarmuka perangkat lunak dengan alat EDA umum yang digunakan untuk sintesis dan simulasi. Ini adalah kursus yang dipimpin instruktur selama 8 jam. |
Sintesis Tingkat Tinggi
Alat sintesis tingkat tinggi (HLS) Intel mengambil deskripsi desain yang ditulis dalam C++ dan menghasilkan kode RTL yang dioptimalkan untuk Intel® FPGAs.
Untuk informasi selengkapnya tentang Intel® HLS Compiler, termasuk dokumentasi, contoh, dan kursus pelatihan, lihat Halaman Dukungan HLS.
Deskripsi Dokumen | |
---|---|
Panduan Memulai HLS | Menunjukkan cara menginisialisasi lingkungan kompiler sintesis tingkat tinggi Anda. Juga mencakup contoh desain dan tutorial untuk menunjukkan cara menggunakan kompiler secara efektif. |
Panduan Pengguna HLS | Memberikan instruksi tentang sintesis, verifikasi, dan simulasi inti IP untuk produk Intel® FPGA. |
Manual Referensi HLS | Memberikan informasi tentang alur desain komponen sintesis tingkat tinggi (HLS), termasuk opsi perintah dan elemen pemrograman lain yang dapat Anda gunakan dalam kode komponen. |
Panduan Praktik Terbaik HLS | Menawarkan tips dan panduan tentang cara mengoptimalkan desain komponen Anda menggunakan informasi yang disediakan oleh kompiler HLS. |
5. Lebih bugar
Fitter - Edisi Pro
Dengan perangkat lunak Prime Pro Edition Intel® Quartus®, Fitter melakukan tugasnya dalam tahap yang dapat dikontrol secara individual; Anda dapat mengoptimalkan setiap tahap satu per satu dengan hanya menjalankan tahap proses fitter tersebut, iterasi untuk mengoptimalkan tahap tersebut.
Optimisasi Inkremental | Tahap Fitter |
---|---|
Rencana | Setelah tahap ini, Anda dapat menjalankan analisis waktu pascarencana untuk memverifikasi batasan waktu dan memvalidasi jendela waktu lintas jam. Lihat properti penempatan dan pinggiran serta lakukan perencanaan jam untuk desain Intel® Arria® 10 FPGA dan Intel® Cyclone® 10 FPGA. |
Tempat Awal | Setelah tahap ini, Perencana Chip dapat menampilkan penempatan elemen desain tingkat tinggi awal. Gunakan informasi ini untuk memandu keputusan perencanaan lantai Anda. Untuk desain Intel® Stratix® 10 FPGA, Anda juga dapat melakukan perencanaan jam awal setelah menjalankan tahap ini. |
Tempat | Setelah tahap ini, validasi penggunaan sumber daya dan logika dalam Laporan Kompilasi dan tinjau penempatan elemen desain dalam Perencana Chip. |
Rute | Setelah tahap ini, lakukan penyiapan terperinci dan tahan penutupan waktu di Penganalisis Waktu dan lihat kemacetan perutean melalui Perencana Chip. |
Waktu ulang | Setelah tahap ini, tinjau hasil Pengaturan Waktu Ulang dalam laporan Fitter dan perbaiki batasan apa pun yang membatasi pengoptimalan Pengaturan Waktu Ulang lebih lanjut. |
Secara default, Fitter akan berjalan melalui semua tahapannya. Namun, Anda dapat menganalisis hasil tahapan Fitter untuk mengevaluasi desain Anda sebelum menjalankan tahap berikutnya, atau sebelum menjalankan kompilasi lengkap. Untuk informasi lebih lanjut tentang cara menggunakan tahapan Fitter untuk mengontrol kualitas hasil desain Anda, lihat bagian Menjalankan fitter dalam panduan pengguna kompiler: Intel® Quartus® Prime Pro edition.
Anda dapat menentukan beberapa pengaturan untuk mengarahkan tingkat upaya Fitter untuk hal-hal seperti pengepakan register, duplikasi dan penggabungan register, dan tingkat upaya keseluruhan. Untuk informasi lebih lanjut tentang pengaturan Fitter, lihat diskusi di bawah bagian referensi pengaturan Fitter dalam panduan pengguna kompiler: Intel® Quartus® edisi Prime Pro.
Fitter - Edisi Standar
Dalam perangkat lunak Prime Standard Edition Intel® Quartus®, Anda dapat menentukan beberapa pengaturan untuk mengarahkan tingkat upaya Fitter seperti pengepakan register, duplikasi dan penggabungan register, dan tingkat upaya keseluruhan. Untuk daftar lengkap Pengaturan Fitter, lihat Halaman Bantuan Pengaturan Kompiler
Untuk informasi selengkapnya tentang pengaturan Fitter, lihat diskusi di bawah
- Bagian Mengurangi waktu kompilasi dari panduan pengguna edisi standar Intel® Quartus® Prime: Compiler.
- Bagian penutupan dan pengoptimalan waktu dari panduan pengguna edisi standar Intel® Quartus® Prime: Pengoptimalan desain.
6. Analisis Waktu
Ikhtisar Analisis Waktu
Penganalisis Waktu menentukan hubungan waktu yang harus dipenuhi agar desain berfungsi dengan benar dan memeriksa waktu kedatangan terhadap waktu yang diperlukan untuk memverifikasi waktu.
Analisis waktu melibatkan banyak konsep dasar: busur asinkron v. sinkron, kedatangan dan waktu yang diperlukan, persyaratan pengaturan dan penahanan, dll. Ini didefinisikan di bagian Konsep Dasar Analisis Waktu dari Panduan Pengguna Intel® Quartus® Prime Standard Edition: Penganalisis Waktu.
Penganalisis Waktu menerapkan batasan waktu Anda dan menentukan penundaan waktu dari hasil implementasi desain Anda oleh Tukang ke perangkat target.
Penganalisis Waktu harus beroperasi dari deskripsi akurat tentang persyaratan waktu Anda, yang dinyatakan sebagai batasan waktu. Bagian Desain Batasan dari Panduan Pengguna Intel® Quartus® Prime Standard Edition: Penganalisis Waktu menjelaskan bagaimana batasan waktu dapat ditambahkan ke file .sdc, untuk digunakan oleh Fitter dan Penganalisis Waktu.
Penutupan waktu adalah proses berulang untuk menyempurnakan batasan waktu; menyesuaikan parameter untuk sintesis dan Fitter, dan mengelola variasi benih fitter.
Penganalisis Waktu
The Intel Quartus Prime Timing Analyzer
Penganalisis Waktu dalam perangkat lunak Intel® Quartus® Prime adalah alat analisis waktu gaya ASIC yang kuat yang memvalidasi performa waktu semua logika dalam desain Anda menggunakan batasan, analisis, dan metodologi pelaporan standar industri. Penganalisis Waktu dapat didorong dari antarmuka pengguna grafis atau dari antarmuka baris perintah untuk membatasi, menganalisis, dan melaporkan hasil untuk semua jalur waktu dalam desain Anda.
Panduan pengguna lengkap tentang Penganalisis Waktu dapat ditemukan di bagian Menjalankan Penganalisis Waktu dari Panduan Pengguna Intel® Quartus® Prime Standard Edition: Penganalisis Timing.
Jika Anda baru mengenal Analisis Timing, lihat bagian Alur yang Direkomendasikan untuk Pengguna Pertama Kali dari Panduan Pengguna Intel® Quartus® Prime Standard Edition: Penganalisis Waktu. Ini menjelaskan alur desain lengkap menggunakan batasan dasar.
Deskripsi | Kursus Pelatihan |
---|---|
Analisis Waktu Perangkat Lunak Intel® Quartus® Prime Pro - Bagian 1: Penganalisis Waktu | Anda akan mempelajari aspek-aspek kunci dari GUI Penganalisis Waktu dalam perangkat lunak Prime Pro v. 20.3 Intel® Quartus® dengan penekanan pada evaluasi laporan waktu. |
Analisis Waktu Perangkat Lunak Intel® Quartus® Prime Pro - Bagian 2: Koleksi SDC | Anda akan mempelajari konsep koleksi dalam format Synopsys* Design Constraints (SDC) menggunakan Penganalisis Waktu dalam perangkat lunak Intel® Quartus® Prime Pro v. 20.3. |
Analisis Waktu Perangkat Lunak Prime Pro Intel® Quartus® - Bagian 3: Batasan Jam | Anda akan mempelajari cara membuat clock, clock yang dihasilkan, ketidakpastian clock, dan grup clock menggunakan format Synopsys* Design Constraints (SDC) di Timing Analyzer pada perangkat lunak Intel® Quartus® Prime Pro v. 20.3. |
Analisis Waktu Perangkat Lunak Prime Pro Intel® Quartus® - Bagian 4: Antarmuka I/O | Anda akan mempelajari dasar-dasar pembatasan antarmuka I/O menggunakan format Synopsys* Design Constraints (SDC) di Penganalisis Waktu di perangkat lunak Intel® Quartus® Prime Pro v. 20.3. |
Analisis Waktu Perangkat Lunak Intel® Quartus® Prime Pro - Bagian 5: Pengecualian Waktu | Anda akan mempelajari tentang dan cara menerapkan pengecualian waktu, jalur palsu, jalur multisiklus, dan penundaan min dan max menggunakan format Synopsys* Design Constraints (SDC) di Penganalisis Waktu di perangkat lunak Intel® Quartus® Prime Pro v. 20.3. |
Analisis Waktu: Kuliah | Anda akan belajar cara membatasi &; menganalisis desain untuk pengaturan waktu menggunakan Penganalisis Waktu di perangkat lunak Intel® Quartus® Prime Pro v. 22.1. |
Analisis Waktu: Lab Langsung | lokakaryanya adalah tindak lanjut dari Analisis Waktu Intel FPGA: Kelas kuliah. Akan ada tinjauan singkat tentang kendala SDC yang dipelajari di kelas sebelumnya sebelum memulai laboratorium. |
Intel® FPGA Penutupan Waktu: Kuliah | Kelas ini mengajarkan teknik yang digunakan oleh spesialis desain untuk menutup waktu pada desain yang "mendorong amplop" kinerja. |
Intel® FPGA Penutupan Waktu: Lab Langsung | Waktu Anda selama lokakarya ini sebagian besar akan dihabiskan menggunakan Perangkat Lunak Intel® Quartus® Prime untuk mempraktikkan teknik penutupan waktu. |
Penutupan Waktu Menggunakan Pelaporan Kustom TimeQuest | Pelajari cara menggunakan pelaporan Rekomendasi Penutupan Waktu Intel® Quartus® Prime di Penganalisis Waktu untuk membantu Anda menemukan masalah yang mungkin menyebabkan kegagalan waktu. |
Penutupan Waktu
Jika Penganalisis Waktu menentukan bahwa spesifikasi waktu Anda tidak terpenuhi, maka desain harus dioptimalkan untuk pengaturan waktu hingga perbedaan ditutup dan spesifikasi waktu Anda terpenuhi.
Penutupan waktu melibatkan beberapa teknik yang mungkin. Teknik yang paling efektif akan bervariasi dengan setiap desain. Bab Penutupan dan Pengoptimalan Waktu dalam Panduan Pengguna Pengoptimalan Desain: Intel Quartus Prime Pro Edition memberikan banyak saran praktis tentang proses penutupan waktu.
Ada beberapa kursus pelatihan tambahan untuk membantu Anda memahami cara mengevaluasi desain Anda untuk teknik penutupan waktu yang tepat.
Jenis | Durasi | KursusPelatihan | Nomor Kursus |
---|---|---|---|
Kompilasi Berbasis Blok Inkremental dalam Perangkat Lunak Intel® Quartus® Prime Pro: Penutupan & Tips Waktu | 22 Menit | Online, Gratis | OIBBC102 |
Evaluasi Desain untuk Penutupan Waktu | 42 Menit | Online, Gratis | ODSWTC02 |
Praktik Desain HDL Terbaik untuk Penutupan Waktu | 50 Menit | Online, Gratis | OHDL1130 |
Penutupan Waktu Menggunakan Pelaporan Kustom TimeQuest | 21 Menit | Online, Gratis | OTIM1100 |
Intel® FPGA Penutupan Waktu: Kuliah | 8 Jam | Dipimpin Instruktur | IDSW145 |
7. Optimasi Desain
Ikhtisar Pengoptimalan Desain
Perangkat lunak Intel® Quartus® Prime dan Quartus® II mencakup berbagai fitur untuk membantu Anda mengoptimalkan desain Anda untuk area dan waktu. Bagian ini menyediakan sumber daya untuk membantu Anda dengan teknik dan alat pengoptimalan desain.
Perangkat lunak Intel® Quartus® Prime dan Quartus® II menawarkan optimasi netlist sintesis fisik untuk mengoptimalkan desain lebih jauh daripada proses kompilasi standar. Sintesis fisik membantu meningkatkan kinerja desain Anda, terlepas dari alat sintesis yang digunakan.
Dokumentasi Dukungan Pengoptimalan
Deskripsi Judul | |
---|---|
Optimasi Area dan Waktu | Bagian panduan pengguna ini menjelaskan cara mengurangi penggunaan sumber daya, mengurangi waktu kompilasi, dan meningkatkan performa waktu ketika merancang untuk perangkat Intel®. |
Menganalisis dan Mengoptimalkan Denah Desain | Bagian panduan pengguna ini menjelaskan cara menggunakan Perencana Chip untuk menganalisis dan mengoptimalkan denah lantai untuk desain Anda. Bab ini juga menjelaskan cara menggunakan Wilayah Kunci Logika untuk mengontrol penempatan. |
Manajemen Perubahan Teknik dengan Perencana Chip | Bagian panduan pengguna ini menjelaskan cara menggunakan Perencana Chip untuk menerapkan perintah perubahan rekayasa (ECO) untuk perangkat yang didukung. |
Optimasi Netlist dan Sintesis Fisik | Bagian panduan pengguna ini menjelaskan bagaimana optimasi netlist dan sintesis fisik dalam perangkat lunak Intel® Quartus® Prime dapat memodifikasi netlist desain Anda dan membantu meningkatkan kualitas hasil Anda. |
Pusat Sumber Daya Kompilasi Inkremental | Halaman web pusat sumber daya ini menunjukkan bagaimana Anda dapat menggunakan kompilasi inkremental untuk mengurangi waktu kompilasi dan mempertahankan hasil selama pengoptimalan. |
Kursus Pelatihan Optimasi Desain
Jenis | Durasi | KursusNomor Kursus | |
---|---|---|---|
Menggunakan Perangkat Lunak Prime Pro Intel® Quartus®: Perencana Chip | 29 Menit | Online, Gratis | OPROCHIPPLAN |
Menggunakan Design Space Explorer | 22 Menit | Online, Gratis | ODSE |
Penutupan Waktu Menggunakan Pelaporan Kustom Penganalisis Waktu | 21 Menit | Online, Gratis | OTIM1100 |
Praktik Desain Terbaik untuk Penutupan Waktu | 50 menit | Online, Gratis | OHDL1130 |
Alat Optimasi Desain
Perangkat lunak Intel® Quartus® Prime menyediakan alat yang menyajikan desain Anda dengan cara visual. Alat-alat ini memungkinkan Anda mendiagnosis area masalah apa pun dalam desain Anda, dalam hal inefisiensi logis atau fisik.
- Anda dapat menggunakan Netlist Viewers untuk melihat representasi skematis dari desain Anda pada beberapa tahap dalam proses implementasi: sebelum sintesis, setelah sintesis, dan setelah tempat-dan-rute. Hal ini memungkinkan Anda untuk mengonfirmasi maksud desain Anda di setiap tahap.
- Perencana Partisi Desain membantu Anda memvisualisasikan dan merevisi skema partisi desain dengan memperlihatkan informasi waktu, kepadatan konektivitas relatif, dan penempatan fisik partisi. Anda dapat menemukan partisi di penampil lain, atau mengubah atau menghapus partisi.
- Dengan Chip Planner, Anda dapat membuat penetapan denah lantai, melakukan analisis daya, dan memvisualisasikan jalur kritis dan merutekan kemacetan. Perencana Partisi Desain dan Perencana Chip memungkinkan Anda untuk mempartisi dan menata desain Anda pada tingkat yang lebih tinggi.
- Design Space Explorer II (DSE) mengotomatiskan pencarian pengaturan yang memberikan hasil terbaik dalam setiap desain individual. DSE mengeksplorasi ruang desain desain Anda, menerapkan berbagai teknik optimasi, dan menganalisis hasilnya untuk membantu Anda menemukan pengaturan terbaik untuk desain Anda.
Menggunakan alat ini dapat membantu Anda mengoptimalkan implementasi perangkat.
Netlist Pemirsa
Pemirsa netlist perangkat lunak Intel® Quartus® Prime menyediakan cara ampuh untuk melihat desain Anda di berbagai tahap. Pemeriksaan silang dimungkinkan dengan tampilan desain lainnya: Anda dapat memilih item dan menyorotnya di jendela Perencana Chip dan Penampil File Desain.
- RTL Viewer menunjukkan logika dan koneksi yang disimpulkan oleh synthesizer, setelah elaborasi hierarki dan blok logika utama. Anda dapat menggunakan RTL Viewer untuk memeriksa desain Anda secara visual sebelum simulasi atau proses verifikasi lainnya.
- Technology Map Viewer (Post-Mapping) dapat membantu Anda menemukan node di netlist Anda setelah sintesis tetapi sebelum tempat-dan-rute.
- Technology Map Viewer (Post-Fitting) menunjukkan netlist setelah tempat-dan-rute. Ini dapat berbeda dari netlist Post-Mapping karena fitter dapat melakukan optimasi untuk memenuhi kendala selama optimasi fisik.
RTL Viewer menampilkan logika yang disimpulkan oleh alat sintesis setelah elaborasi hierarki dan blok fungsional utama.
Penampil Peta Teknologi menunjukkan logika setelah sintesis ("tampilan peta pos") atau setelah penempatan dan perutean ("tampilan kesesuaian pos").
Netlist dan Finite State Machine Pemirsa
Lihat demonstrasi perangkat lunak Quartus® Netlist Viewer dan Finite State Machine Viewer dalam video di bawah ini.
Intel® Quartus® Prime Netlist Viewers: Alat yang Membantu Menganalisis dan Men-debug Desain Anda (bagian 1)
Intel® Quartus® Prime RTL Viewer dan State Machine Viewer menyediakan cara canggih untuk melihat hasil sintesis awal dan yang dipetakan sepenuhnya selama proses debugging, pengoptimalan, dan entri kendala.
Intel® Quartus® Prime Netlist Viewers: Alat yang Membantu Menganalisis dan Men-debug Desain Anda (bagian 2)
Intel® Quartus® Prime RTL Viewer dan State Machine Viewer menyediakan cara canggih untuk melihat hasil sintesis awal dan yang dipetakan sepenuhnya selama proses debugging, pengoptimalan, dan entri kendala.
Sumber Daya Pemirsa Netlist
Deskripsi Sumber Daya | |
---|---|
Mengoptimalkan Netlist Desain | Bagian dalam panduan pengguna edisi standar Intel® Quartus® Prime: Optimasi desain, mencakup penggunaan Netlist Viewers. |
Perencana Chip
Analisis denah lantai desain membantu menutup waktu dan memastikan kinerja optimal dalam desain yang sangat kompleks. Perencana Chip dalam perangkat lunak Intel® Quartus® Prime membantu Anda menutup waktu dengan cepat pada desain Anda. Anda dapat menggunakan Perencana Chip bersama dengan Wilayah Kunci Logika untuk mengompilasi desain Anda secara hierarkis dan membantu perencanaan lantai. Selain itu, gunakan partisi untuk mempertahankan hasil penempatan dan perutean dari eksekusi kompilasi individual.
Anda dapat melakukan analisis desain serta membuat dan mengoptimalkan denah lantai desain dengan Chip Planner. Untuk membuat penetapan I/O, gunakan Perencana Pin.
Sumber daya Perencana Chip.
Deskripsi | Jenis | Sumber Daya |
---|---|---|
Menganalisis dan mengoptimalkan denah desain | Panduan Pengguna Pengoptimalan Desain: Bab Intel® Quartus® Prime Pro Edition | Dokumentasi utama untuk denah lantai desain dan Perencana Chip. |
Video instruksional Chip Planner (Bagian 1 dari 2) | E2E Video | Tutorial Perencana Chip: Jalur Waktu Referensi Silang, Fan-in, Fan-out, Penundaan Perutean, dan Wilayah Jam. |
Video instruksional Chip Planner (Bagian 2 dari 2) | E2E Video | Tutorial Perencana Chip: Pemanfaatan Perutean, Pencarian Elemen Desain, dan Wilayah Kunci Logika. |
Membuat perubahan ECO menggunakan Intel FPGA Quartus Chip Planner dan editor properti sumber daya (Bagian 1 dari 3) | E2E Video | Membuat perubahan engineering change order (ECO) kecil yang terlambat menggunakan Perencana Chip. |
Membuat perubahan ECO menggunakan Intel FPGA Quartus Chip Planner dan editor properti sumber daya (Bagian 2 dari 3) | E2E Video | Membuat perubahan ECO kecil yang terlambat menggunakan Perencana Chip. |
Membuat perubahan ECO menggunakan Intel FPGA Quartus Chip Planner dan editor properti sumber daya (Bagian 3 dari 3) | E2E Video | Membuat perubahan ECO kecil yang terlambat menggunakan Perencana Chip. |
Cara melacak perutean lokal clock CDR yang dipulihkan dari saluran transiver ke pin I/O menggunakan penganalisis waktu dan Perencana Chip | E2E Video | Contoh cara menggunakan Perencana Chip dengan penganalisis waktu. |
Penjelajah Ruang Desain II
Design Space Explorer II (DSE) memungkinkan Anda menjelajahi banyak parameter yang tersedia untuk kompilasi desain.
Anda dapat menggunakan DSE untuk mengelola beberapa kompilasi dengan parameter berbeda untuk menemukan kombinasi parameter terbaik yang memungkinkan Anda mencapai penutupan waktu.
Sumber daya Design Space Explorer II.
Deskripsi Sumber Daya | |
---|---|
Mengoptimalkan dengan Design Space Explorer II | Panduan Pengguna Memulai: Intel® Quartus® Prime Pro Edition. |
Contoh Desain Space Explorer (DSE) | Contoh eksplorasi ruang desain. |
Menggunakan Design Space Explorer (ODSE) | Pelatihan online gratis, 21 menit. |
8. Debugging On-Chip
Seiring FPGAs peningkatan performa, ukuran, dan kompleksitas, proses verifikasi dapat menjadi bagian penting dari siklus desain FPGA. Untuk mengurangi kerumitan proses verifikasi, Intel menyediakan portofolio alat debugging on-chip. Alat debugging on-chip memungkinkan pengambilan node internal secara real-time dalam desain Anda untuk membantu Anda memverifikasi desain dengan cepat tanpa menggunakan peralatan eksternal, seperti penganalisis logika bangku atau penganalisis protokol. Hal ini dapat mengurangi jumlah pin yang diperlukan untuk pemeriksaan sinyal tingkat board. Untuk panduan semua alat dalam portofolio debug, lihat bagian Alat Debugging Sistem di Panduan Pengguna Alat Debug: Intel® Quartus® Prime Pro Edition.
Deskripsi Sumber Daya | |
---|---|
Konsol Sistem | Menganalisis dan Men-debug Desain dengan System Console. |
Toolkit PHY Asli Transceiver. | |
Penganalisis Logika Tap Sinyal | Desain Debugging dengan Signal Tap Logic Analyzer. |
Probe Sinyal | Fitur perutean inkremental Signal Probe membantu mengurangi proses verifikasi perangkat keras dan waktu pemasaran untuk desain system-on-a-programmable-chip (SOPC). |
Antarmuka Penganalisis Logika | Debugging dalam sistem menggunakan penganalisis logika eksternal. |
Sumber dan Probe Dalam Sistem | Mendorong dan mengambil sampel nilai logika menggunakan JTAG. |
Editor Konten Memori Dalam Sistem | Intel® Quartus® Prime In-System Memory Content Editor (ISMCE) memungkinkan untuk melihat dan memperbarui memori dan konstanta saat runtime melalui antarmuka JTAG. |
Antarmuka JTAG Virtual | Intel® FPGA IP ini memungkinkan Anda untuk membangun rantai pemindaian JTAG Anda sendiri dengan mengekspos semua sinyal kontrol JTAG dan mengonfigurasi JTAG Instruction Register (IRs) dan JTAG Data Registers (DRs). |
Debugging memori eksternal difasilitasi oleh Toolkit Antarmuka Memori Extermal, yang dirinci di Pusat Dukungan Antarmuka Memori Eksternal. Transceiver Toolkit menawarkan fasilitas yang luas untuk memverifikasi kualitas dan kinerja sinyal transceiver. Untuk informasi lebih lanjut tentang toolkit ini, lihat halaman produk Transceiver Toolkit. |
Contoh Desain Debug On-Chip
Berikut adalah beberapa contoh untuk membantu Anda memanfaatkan fitur yang tersedia untuk skenario debug umum.
Debugging On-Chip - Kursus Pelatihan
Jenis | Durasi | KursusNomor Kursus | |
---|---|---|---|
SignalTap II Logic Analyzer: Pengantar &; Memulai | 47 Menit | Online, Gratis | ODSW1164 |
SignalTap II Logic Analyzer: Kondisi &; Konfigurasi Pemicu Dasar | 35 Menit | Online, Gratis | ODSW1171 |
Signal Tap Logic Analyzer: Pemicu, Kompilasi, &; Pemrograman Berbasis Status | 37 Menit | Online, Gratis | ODSW1172 |
SignalTap II Logic Analyzer: Akuisisi Data &; Fitur Tambahan | 35 Menit | Online, Gratis | ODSW1173 |
Intel® FPGA Alat Debugging | 8 Jam | Dipimpin Instruktur | IDSW135 |
Debugging Integritas Rantai JTAG | 26 Menit | Online, Gratis | ODJTAG1110 |
Debugging On-Chip IP Antarmuka Memori di Arria® 10 Perangkat | 30 Menit | Online, Gratis | OMEM1124 |
Konsol Sistem | 29 Menit | Online, Gratis | OEMB1117 |
Desain Sistem Tingkat Lanjut Menggunakan Platform Designer: Verifikasi Sistem dengan System Console | 26 Menit | Online, Gratis | OAQSYSSYSCON |
Debug On-chip - sumber daya lainnya
Deskripsi Sumber Daya | |
---|---|
Panduan Pengguna Inti Intel® FPGA IP JTAG Virtual (PDF) | Inti Virtual JTAG Intel® FPGA IP menyediakan akses ke sumber PLD melalui antarmuka JTAG. |
AN 323: Menggunakan Penganalisis Logika Tertanam SignalTap II dalam Sistem Pembuat SOPC (PDF) | Menggunakan SignalTap untuk memantau sinyal yang terletak di dalam modul sistem yang dihasilkan oleh Platform Designer. |
AN 446: Debugging Sistem Nios® II dengan SignalTap II Logic Analyzer (PDF) | Catatan aplikasi ini memeriksa penggunaan plug-in Nios® II dalam penganalisis logika Signal Tap dan menyajikan kemampuan, opsi konfigurasi, dan mode penggunaan untuk plug-in. |
AN 799: Quick Intel® Arria® 10 Design Debugging Menggunakan Signal Probe dan Rapid Recompile (PDF) | Catatan aplikasi ini menampilkan teknik debugging yang menyediakan akses mudah ke sinyal perangkat internal tanpa mempengaruhi desain. |
Topik Lanjutan
Alur Desain Berbasis Blok
Perangkat lunak desain Intel® Quartus® Prime Pro Edition menawarkan alur desain berbasis blok. Ada dua jenis - alur Kompilasi Berbasis Blok Inkremental dan Penggunaan Kembali Blok Desain, yang memungkinkan tim pengembangan Anda yang beragam secara geografis untuk berkolaborasi dalam sebuah desain.
Kompilasi Berbasis Blok Inkremental mempertahankan atau mengosongkan partisi dalam proyek. Ini berfungsi dengan partisi inti dan tidak memerlukan file tambahan atau perencanaan lantai. Partisi dapat dikosongkan, dipertahankan di snapshot Sumber, Sintesis, dan Akhir.
Alur Penggunaan Kembali Blok Desain memungkinkan Anda untuk menggunakan kembali blok desain dalam proyek yang berbeda dengan membuat, mempertahankan, dan mengekspor partisi. Dengan fitur ini, Anda dapat mengharapkan modul waktu-tertutup yang bersih antara tim yang berbeda.
Sumber Daya Desain Berbasis Blok
- Bagian alur desain berbasis blok di Panduan Pengguna Intel® Quartus® Prime Pro Edition
- AN 839: Tutorial Penggunaan Kembali Blok Desain: untuk Intel® Arria® 10 FPGA Development Board
- File Desain (.zip)
- Pelatihan: Design Block Reuse (OBBDR100)
- Kompilasi Berbasis Blok Inkremental dalam Perangkat Lunak Intel Quartus® Prime Pro: Pengantar
- Kompilasi Berbasis Blok Inkremental dalam Perangkat Lunak Intel Quartus® Prime Pro: Partisi Desain
- Kompilasi Berbasis Blok Inkremental dalam Perangkat Lunak Intel Quartus® Prime Pro: Penutupan Waktu &; Tips
Kompilasi Ulang Cepat
Rapid Recompile memungkinkan penggunaan kembali sintesis sebelumnya dan hasil yang lebih bugar bila memungkinkan, dan tidak memproses ulang blok desain yang tidak berubah. Rapid Recompile dapat mengurangi total waktu kompilasi setelah membuat perubahan desain kecil. Rapid Recompile mendukung perubahan ECO fungsional berbasis HDL dan memungkinkan Anda mengurangi waktu kompilasi sekaligus mempertahankan performa logika yang tidak berubah.
Kompilasi Ulang Cepat - Sumber Daya Dukungan
Deskripsi Sumber Daya | |
---|---|
Menjalankan Rapid Recompile | Bagian Rapid Recompile dalam volume 2 Buku Pegangan Intel® Quartus® Prime Pro Edition. |
AN 799: Quick Intel® Arria® 10 Design Debugging Menggunakan Signal Probe dan Rapid Recompile (PDF) | Catatan aplikasi yang menunjukkan bagaimana Rapid Recompile mengurangi waktu kompilasi untuk perubahan kecil. |
Konfigurasi Ulang Parsial
Konfigurasi ulang parsial (PR) memungkinkan Anda mengonfigurasi ulang sebagian FPGA secara dinamis sementara desain FPGA lainnya terus berfungsi.
Anda dapat membuat beberapa persona untuk wilayah perangkat Anda, dan mengonfigurasi ulang wilayah tersebut tanpa memengaruhi operasi di area di luar persona tersebut.
Untuk informasi selengkapnya tentang Konfigurasi Ulang Sebagian, lihat halaman Konfigurasi ulang parsial.
Scripting
Perangkat lunak Intel® Quartus® Prime dan Quartus® II mencakup dukungan skrip komprehensif untuk alur desain skrip baris perintah dan alat bahasa perintah (Tcl). Executable terpisah untuk setiap tahap alur desain perangkat lunak, seperti sintesis, pemasangan, dan analisis waktu, termasuk opsi untuk membuat pengaturan umum dan melakukan tugas umum. Antarmuka pemrograman aplikasi (API) skrip Tcl mencakup perintah yang mencakup fungsionalitas dasar hingga lanjutan.
Scripting Baris Perintah
Anda dapat menggunakan executable baris perintah perangkat lunak Intel® Quartus® Prime atau Quartus® II dalam file batch, skrip shell, makefile, dan skrip lainnya. Misalnya, gunakan perintah berikut untuk mengkompilasi proyek yang ada:
$ quartus_sh --alur kompilasi
Skrip Tcl
Gunakan API Tcl untuk salah satu tugas berikut:
- Membuat dan mengelola proyek
- Membuat tugas
- Menyusun desain
- Mengekstrak data laporan
- Melakukan analisis waktu
Anda dapat memulai dengan beberapa contoh di halaman web contoh Tcl perangkat lunak Quartus® II. Beberapa sumber daya lain tercantum di bawah ini.
Sumber Daya Scripting
Deskripsi Sumber Daya | |
---|---|
Manual Referensi Scripting Quartus® II | Mencakup executable baris perintah perangkat lunak Quartus serta paket dan perintah Tcl dari dalam shell perangkat lunak Quartus®. |
Manual Referensi File Pengaturan Quartus® Prime Standard Edition | Mencakup pengaturan parameter yang ditemukan di File Pengaturan perangkat lunak Quartus® (.qsf). |
Scripting Baris Perintah | Bagian dari Panduan Pengguna Intel Quartus Prime Standard Edition. |
Contoh Tcl Quartus® II | Halaman web dengan beberapa contoh skrip Tcl yang berguna. |
Scripting Baris Perintah (ODSW1197) | Pelatihan online menyajikan kemampuan scripting baris perintah dalam perangkat lunak Intel® Quartus® (30 menit). |
Pengantar Tcl (ODSW1180) | Pengantar sintaks skrip Tcl. |
Perangkat Lunak Utama Intel® Quartus® Tcl Scripting | Kursus ini menyajikan kemampuan scripting Tcl dalam perangkat lunak Intel® Quartus® Prime. Ini mencakup paket Tcl perangkat lunak Intel Quartus Prime yang umum digunakan dan empat penggunaan umum skrip Tcl dalam aliran kompilasi, dengan contoh. |
OpenCL dan logo OpenCL adalah merek dagang dari Apple Inc. yang digunakan dengan izin oleh Khronos.
Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.