DSP Builder
Ikhtisar
Fitur
Memberikan Kemudahan Penggunaan
- Lakukan migrasi desain tombol tekan ke blok DSP titik tetap dan titik ambang yang diperkuat dalam rangkaian perangkat Arria® 10, Stratix® 10, dan Agilex™.
- Secara otomatis menghasilkan proyek dan skrip verifikasi untuk Perangkat Lunak Desain Quartus® Prime, Penganalisis Waktu, Desainer Platform, dan Edisi Questa*-Intel® FPGA.
- Hasilkan tabel pemanfaatan sumber daya untuk desain Anda tanpa memerlukan kompilasi Quartus® Prime.
Mengurangi waktu untuk Mendesain Keberhasilan
- Lakukan optimasi sintesis tingkat tinggi, penyisipan dan penyeimbangan alur otomatis, serta pemetaan perangkat keras yang ditargetkan.
- Gunakan batasan clock sistem yang ditentukan desainer untuk mengontrol pipelining otomatis dan multipleks/lipat pembagian waktu.
- Akses FFT, FIR, dan fungsi matematika tingkat lanjut yang sangat dapat dikonfigurasi.
- Impor RTL ke lingkungan MathWorks MATLAB/Simulink Anda untuk simulasi bersama dan pembuatan kode.
- Buat arsitektur prosesor unit logika aritmatika (ALU) kustom dari desain kecepatan data datar dengan pelipatan ALU.
Memulai
Urutan instalasi yang diperlukan:
- MathWorks MATLAB dan Simulink.
- Perangkat Lunak Desain Quartus® Prime.
- Pembangun DSP.
Langkah 1
DSP Builder membutuhkan perangkat lunak MathWorks. Pelajari cara menambahkan lisensi DSP Builder ke instalasi MATLAB Anda.
Hubungi MathWorks untuk mendapatkan lisensi perangkat lunak percobaan 30 hari.
Integrasi Alat
Simulink (Karya Matematika)
DSP Builder dapat dioperasikan dengan blockset Simulink lainnya. Anda dapat menggunakan blockset Simulink dasar untuk membuat testbench interaktif yang memungkinkan Anda membandingkan perilaku desain DSP Builder Anda dengan hasil referensi yang Anda berikan.
Perangkat Lunak Desain Quartus® Prime
DSP Builder memungkinkan Anda membangun jalur data DSP berkecepatan tinggi dan berperforma tinggi dengan penyisipan register alur otomatis. Anda kemudian menggunakan perangkat lunak desain Quartus Prime untuk menyelesaikan proses sintesis dan tempat-dan-rute untuk perangkat FPGA target Anda.
Platform Designer
DSP Builder membuat antarmuka saluran dan file deskripsi komponen (hw.tcl) untuk setiap desain. DSP Builder membuat antarmuka yang dipetakan memori hanya jika desain berisi blok antarmuka atau blok memori eksternal. DSP Builder juga dapat membuat antarmuka Streaming Avalon®. File hw.tcl dapat mengekspos bus prosesor untuk koneksi di Platform Designer.
Perangkat Lunak Edisi Questa*-Intel® FPGA
Jika executable Questa ada di jalur Anda, Anda dapat menjalankan simulator Questa dari dalam DSP Builder. Alur testbench otomatis menghasilkan dan menjalankan skrip pengujian yang memungkinkan Anda membandingkan hasil simulasi Simulink dengan output simulator RTL yang mensimulasikan HDL yang dihasilkan.
Dukungan
Dukungan Dokumentasi
Baca dokumentasi DSP untuk mendapatkan informasi lebih lanjut.
Dukungan Lisensi
Dapatkan informasi dukungan lisensi di Pusat Dukungan Lisensi Intel® FPGA.
Inti DSP IP
Telusuri IP DSP yang tersedia.
Sumber Daya Tambahan
Unduh
Dapatkan rangkaian lengkap alat desain Altera® FPGA.
Perizinan
Pelajari cara mendapatkan file lisensi, menyiapkan lisensi, menyelesaikan masalah lisensi, atau mengubah informasi lisensi.
Beli
Temukan distributor lokal yang dapat membantu Anda membeli Perangkat Lunak Altera® FPGA.
Pelatihan
Halaman ini mencantumkan semua kursus online maupun kursus yang dipimpin instruktur yang saat ini tersedia.