Anda mungkin melihat peringatan ini di laporan fitter desain perangkat lunak Quartus® II jika fase locked loop (PLL) yang memiliki opsi konfigurasi ulang diaktifkan tidak memiliki clock kompensasi yang ditentukan.
Untuk menetapkan target kompensasi PLL bagi PLL Intel® FPGA IP untuk PLL yang dapat dikonfigurasi ulang, buat penetapan "Cocokkan Clock Kompensasi PLL" di Editor Penugasan Quartus II.
Sintaks node clock PLL harus spesifik untuk disimpan di Editor Penugasan. Filter pada *divclk[* pada filter kompilasi postingan di pencari node untuk menemukan nama yang benar.
Misalnya:
clkrst:u_clkrst|adc_pll_ip:u_adc_pll_ip|adc_pll_ip_0002:adc_pll_ip_inst|altera_pll:altera_pll_i|altera_cyclonev_pll:cyclonev_pll|divclk[0]
Ketika divclk[0] sesuai dengan Counter CO dalam contoh Intel® FPGA IP PLL ini.
Solusi/perbaikan ini adalah untuk PLL yang mengaktifkan fitur konfigurasi ulang. Lihat solusi terkait untuk PLL tanpa fitur konfigurasi ulang diaktifkan.