ID Artikel: 000073663 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 01/06/2014

Peringatan (177007): PLL yang ditempatkan di lokasi <pll location=""> tidak memiliki clock PLL untuk mengimbangi yang ditentukan - Fitter akan mencoba untuk mengimbangi semua clock PLL</pll>

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin melihat peringatan ini di laporan fitter desain perangkat lunak Quartus® II jika fase locked loop (PLL) yang memiliki opsi konfigurasi ulang diaktifkan tidak memiliki clock kompensasi yang ditentukan.

Resolusi

Untuk menetapkan target kompensasi PLL bagi PLL Intel® FPGA IP untuk PLL yang dapat dikonfigurasi ulang, buat penetapan "Cocokkan Clock Kompensasi PLL" di Editor Penugasan Quartus II.
Sintaks node clock PLL harus spesifik untuk disimpan di Editor Penugasan.  Filter pada *divclk[* pada filter kompilasi postingan di pencari node untuk menemukan nama yang benar.

Misalnya:
clkrst:u_clkrst|adc_pll_ip:u_adc_pll_ip|adc_pll_ip_0002:adc_pll_ip_inst|altera_pll:altera_pll_i|altera_cyclonev_pll:cyclonev_pll|divclk[0]
 
Ketika divclk[0] sesuai dengan Counter CO dalam contoh Intel® FPGA IP PLL ini.

Solusi/perbaikan ini adalah untuk PLL yang mengaktifkan fitur konfigurasi ulang.  Lihat solusi terkait untuk PLL tanpa fitur konfigurasi ulang diaktifkan.

 

Produk Terkait

Artikel ini berlaku untuk 14 produk

Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.