Stratix V Avalon-MM Hard IP untuk PCI Express IP Core Testbench Generation Gagal

Generasi testbench gagal pada hard IP Avalon-MM untuk PCI Inti IP express dalam rilis 11.1 SP2. Kegagalan ini disebabkan oleh ketidaksesuaian sinyal pada antarmuka PIPE. Model fungsi bus (BFM) mencakup dua sinyal baru pada antarmuka PIPE: txmargin dan txswing mana Avalon-MM Hard IP untuk PCI Express IP core tidak disertakan.

Solusinya adalah menambahkan txmargin dan txswing memberikan sinyal ke Avalon-MM Hard IP untuk inti PCI Express IP dengan menghasilkan testbench dan skrip msim_setup.tcl dari perintah Baris.

Ketik perintah berikut di direktori yang menyertakan berkas .qsys Anda, disebut sebagai .qsys:

1. sopc_builder --script="/sopc_builder/bin/tbgen.tcl" .qsys
2. ip-generate --file-set=SIM_VERILOG --system-info=DEVICE_FAMILY="Stratix V" --report-file=spd:top_tb.spd --component-file=_tb.qsys
3. ip-make-simscript --spd=top_tb.spd

Skrip msim_setup.tcl dibuat di direktori mentor .

Masalah ini diperbaiki pada 12.0 rilis perangkat lunak Quartus II.