ID Artikel: 000073802 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/09/2011

Cmu_pll_inclock_period salah dalam Desain Stratix II GX dan Arria GX

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Untuk variasi RapidIO yang menggunakan transibel berkecepatan tinggi pada perangkat Stratix II GX atau Arria GX, nilai transiver cmu_pll_inclock_period diatur secara tidak benar.

    Simulasi dan kompilasi gagal untuk konfigurasi yang terpengaruh.

    Resolusi

    Dalam berkas < nama instansRapidIO>_riophy_gxb.v, dalam penugasan sinyalalt2gxb_component.cmu_pll_inclock_period, menetapkan nilai frekuensi 106/<pll_inclk> menggantikan nilai yang salah.

    Untuk menyebarkan perubahan ke model simulasi fungsional IP, regenerasi model dengan quartus_map perintah. Lihat solusi untuk erratum "The Demonstration Testbench Mungkin Gagal untuk Beberapa Variasi RapidIO" untuk opsi baris perintah yang sesuai.

    Masalah ini akan diperbaiki dalam versi RapidIO di masa mendatang Fungsi MegaCore.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Stratix® II FPGA
    Arria® GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.