ID Artikel: 000073811 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/08/2015

Saat menggunakan Arria 10 inti PCI Express IP dalam mode Avalon-ST, mengapa saya melihat latensi clock 1 antara output tx_cred_fc_sel dan tx_cred_hdr_fc/tx_cred_data_fc dalam simulasi, tetapi latensi clock 2 pada perangkat keras sebenarnya?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Saat menggunakan Arria® 10 HIP untuk PCI Express® dalam mode Avalon®-ST Anda akan melihat perbedaan latensi antara simulasi dan perangkat keras. Perilaku ini disebabkan oleh masalah pada perangkat lunak Quartus® II.  Perilaku yang benar adalah yang terlihat dalam perangkat keras, yaitu 2 siklus keterlambatan pld_clk antara penegasan tx_cred_fc_seldan munculnya data coresponding pada tx_cred_hdr_fcDantx_cred_data_fc.
    Resolusi

    Untuk mengatasi masalah ini, tambahkan penundaan kecil pada tx_cred_fc_sel sinyal di testbench Anda.  Misalnya:

    tetapkan #1 tx_cred_fc_sel ke inti = tx_cred_fc_sel;

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.