ID Artikel: 000073837 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa inti PCIe® mengembalikan beberapa data penyelesaian yang tidak terduga sebagai respons terhadap permintaan baca memori host pada antarmuka Avalon-MM?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Masalah ini mungkin disebabkan oleh ketidaksesertaan antara PCIe® konfigurasi clock dan koneksi clock sistem dalam pembangun SOPC.

Ketika bidang "Gunakan clock inti PCIe" dipilih di "Avalon® Clock Domain" pada tab "Avalon", inti mengharapkan clock aplikasi sama dengan pcie_core_clk. Jadi, jika logika pengguna menggunakan sumber clock yang berbeda, inti dapat mengembalikan beberapa data sampah.  Dalam hal ini, Anda mungkin melihat banyak penegasan TxsReadDataValid_o dan TxsReadData_o pada antarmuka Avalon-MM dengan atau tanpa menunggu permintaan MRD.

Ada dua cara untuk memperbaiki masalah ini:

1. Jika desain sinkron ditujukan, pilih 'Gunakan clock inti PCIe" dan hubungkan pcie_core_clk ke sisa jam aplikasi.

2. Jika diinginkan desain asynchronous, pilih "Gunakan Clock Terpisah" dan clock aplikasi dapat dihubungkan ke sumber clock apa pun.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Arria® II GX FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Cyclone® IV GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.