Masalah ini mungkin disebabkan oleh ketidaksesertaan antara PCIe® konfigurasi clock dan koneksi clock sistem dalam pembangun SOPC.
Ketika bidang "Gunakan clock inti PCIe" dipilih di "Avalon® Clock Domain" pada tab "Avalon", inti mengharapkan clock aplikasi sama dengan pcie_core_clk. Jadi, jika logika pengguna menggunakan sumber clock yang berbeda, inti dapat mengembalikan beberapa data sampah. Dalam hal ini, Anda mungkin melihat banyak penegasan TxsReadDataValid_o dan TxsReadData_o pada antarmuka Avalon-MM dengan atau tanpa menunggu permintaan MRD.
Ada dua cara untuk memperbaiki masalah ini:
1. Jika desain sinkron ditujukan, pilih 'Gunakan clock inti PCIe" dan hubungkan pcie_core_clk ke sisa jam aplikasi.
2. Jika diinginkan desain asynchronous, pilih "Gunakan Clock Terpisah" dan clock aplikasi dapat dihubungkan ke sumber clock apa pun.