Apa pun yang menyalakan atau mematikan 100Ohm pada penghentian input chip untuk IO LVDS pada pin input clock khusus perangkat STRATIX 10 ES2, bentuk gelombang pengujian akan sama dengan saat dihidupkan. Pemberhentian input mematikan LVDS oleh QSF atau editor penugasan tidak dapat berfungsi secara tindakan.
Pengaturan QSF seperti di bawah ini:
#To mematikannya:
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PL_REFCLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION OFF -to CLK_MPLL_FPGA_PS_REFCLK -entity termination_test
#To nyalakan:
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PL_REFCLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION DIFFERENTIAL -to CLK_MPLL_FPGA_PS_REFCLK -entity termination_test
Diidentifikasi bahwa perangkat lunak selalu mengatur Rd_termination ke ON terlepas dari arah buffer. Lebih masuk akal bahwa Rd_termination dapat dihidupkan dan dimatikan ketika standar LVDS I/O digunakan untuk sinyal input.
Kami akan memperbaikinya di Quartus prime® versi 18.1.
Dan untuk Quartus prime® versi 17.1.2 dan 18.0, patch akan disediakan untuk memecahkan masalah ini.