ID Artikel: 000074014 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 02/11/2016

Mengapa fase clock salah dalam output MAX 10 PLL saya?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • PLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® Prime edisi Standar versi 16.0, IP Maks® 10 ALTPLL dengan pengaturan shift fase akan menunjukkan nilai yang salah dalam laporan clock TimeQuest Timing Analyzer.

    Resolusi

    Masalah ini telah diperbaiki di perangkat lunak Quartus Prime edisi Standar versi 16.0 Pembaruan 2.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® MAX® 10 FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.