Peringatan (14320): Synthesized away node "<node name="">:ALTLVDS_RX_component|| fast_clock"</node>

Anda mungkin melihat peringatan ini saat mengkompilasi file variasi VHDL menggunakan megafungsi ALTLVDS_RX dalam perangkat lunak Quartus® II versi 10.0 SP1 dan menerapkan SERDES dalam mode LE. Tergantung pada pilihan Anda di Manajer Plug-In ALTLVDS_RX MegaWizard™, rx_outclock port mungkin dinyatakan sebagai STD_LOGIC_VECTOR (0 DOWNTO 0) alih-alih hanya STD_LOGIC.

Masalah ini mungkin dipicu jika Anda beralih ke pengaturan Apa sumber daya clock yang digunakan untuk 'rx_outclock'?

Untuk mengatasi masalah ini, edit berkas variasi ALTLVDS_RX. Ada empat lokasi yang perlu diedit:

• Di bagian ini ENTITY PORT , ganti teks OUT STD_LOGIC_VECTOR (0 DOWNTO 0) dengan teks OUT STD_LOGIC.
• Di bagian ini COMPONENT PORT , ganti teks OUT STD_LOGIC_VECTOR (0 DOWNTO 0) dengan teks OUT STD_LOGIC.
• Di bawah BEGIN, temukan sub_wire yang memetakan sinyal ke rx_outclock dan menghapus teks (0 DOWNTO 0).
• Pada bagian ARCHITECTURE sebelum COMPONENT, temukan sub_wire yang digunakan pada langkah sebelumnya dan ganti teks STD_LOGIC_VECTOR (0 DOWNTO 0) dengan teks STD_LOGIC.

Masalah ini dijadwalkan untuk diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.