Deskripsi
Netlist Verilog Output File (.vo) dan VHDL Output File (.vho) yang dihasilkan Quartus II hanya berisi pin positif dari pasangan diferensial (misalnya, LVDS dan LVPECL).
Untuk menghubungkan netlist simulasi yang dihasilkan Quartus II ke komponen lain yang memerlukan pin postif dan negatif, buat file pembungkus VERILOG HDL atau VHDL di sekitar netlist termasuk pin output baru yang membalikkan pin output positif dari pasangan diferensial.