ID Artikel: 000074150 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/06/2020

Mengapa IP DCFIFO salah mengeluarkan data pada keluaran show-ahead atau operasi baca pertama setelah mengatur ulang oleh aclr pada perangkat Intel® Stratix® 10?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena sifat IP DCFIFO pada perangkat Intel® Stratix® 10, data yang salah mungkin diamati pada keluaran show-ahead atau operasi baca pertama setelah mengatur ulang oleh aclr.  Gejala ini hanya diamati ketika kondisi balapan terjadi antara deassersi aclr dan tepi kenaikan rdclk .

    Resolusi

    Gunakan Add circuit untuk menyinkronkan input 'aclr' dengan opsi 'rdclk' dari editor parameter FIFO, atau atur parameter READ_ACLR_SYNCH ke ON.

    Lihat juga EFEK Clear Clear dan Asynchronous FIFO Synchronous dari Intel® Stratix® Panduan Pengguna Memori Tertanam 10 versi 2020.11.13 dan yang lebih baru.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.