ID Artikel: 000074193 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/02/2015

Di Qsys, mengapa nama clock Triple Speed Ethernet (TSE) untuk Intel® Arria® 10 tidak dijelaskan dalam Panduan Pengguna?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Panduan Pengguna TSE menjelaskan nama clock yang digunakan dalam alur Katalog IP untuk perangkat yang dirilis sebelum Intel® Arria® 10.

     

     

    Resolusi

    Nama clock Qsys berikut setara dengan nama clock yang didokumentasikan:

    control_port_clock_connection = clk
    receive_clock_connection = ff_rx_clk
    transmit_clock_connection = ff_tx_clk
    pcs_ref_clk_clock_connection = ref_clk
    tx_serial_clk = hadir untuk TXPLL eksternal
    rx_cdr_refclk = ref_clk

    Pada Intel® Arria® 10, TX PLL berada di eksternal TSE IP dan harus dihasilkan secara manual dan dihubungkan oleh RTL pengguna. Anda harus mengonfigurasi Transceiver Intel® Arria®10 ATX PLL dengan frekuensi clock output sebesar 1250,0 MHz.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 SX SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.