ID Artikel: 000074208 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 10/07/2015

Mengapa saya mendapatkan kesalahan fatal ketika melakukan simulasi Arria 10 LVDS SERDES IP dalam ModelSim SE versi 10.3d?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada Modelsim SE versi 10.3d, Anda mungkin melihat galat berikut saat menyimulasikan Arria® 10 LVDS SERDES IP.

# ** Fatal: Kesalahan terjadi dalam konteks yang dilindungi. # Waktu: 0 ns Iterasi: 0 Dilindungi: /< jalur hierarki ke PLL>/// File: nofile

# FATAL ERROR saat memuat desain # Kesalahan saat memuat desain

# ** Fatal: Kesalahan terjadi dalam konteks yang dilindungi.

# Waktu: 0 ps Iterasi: 0 Dilindungi: /lvds_tb/i_lvds_rx/i_lvds_pll_ip/iopll_0/altera_pll_i//// File: nofile

# FATAL ERROR saat memuat desain

Resolusi Hal ini diperbaiki pada Modelsim SE versi 10.4.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Intel® Arria® 10 GT FPGA
Intel® Arria® 10 GX FPGA
Intel® Arria® 10 SX SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.