Terdapat masalah yang diketahui pada berkas batasan waktu SDC yang dihasilkan oleh IP kontroler memori DDR3, DDR2, QDRII/ dan RLDRAM II berbasis UniPHY. Batasan create_generated_clock yang digunakan dalam file SDC ini tidak kompatibel dengan panggilan fungsi derive_pll_clocks . Jika desain Anda berisi berkas SDC lain yang melumpuhkan fungsi derive_pll_clocks , batasan clock PLL UniPHY mungkin diabaikan oleh TimeQuest dan mengakibatkan pelanggaran waktu antarmuka memori.
Masalah ini memengaruhi semua desain menggunakan IP kontroler memori berbasis UniPHY dari perangkat lunak Quartus® II versi 10.0 SP1 dan sebelumnya. Untuk mengatasi masalah ini dalam versi perangkat lunak Quartus II ini, pastikan bahwa IP UniPHY yang dihasilkan SDC adalah yang pertama (sebelum file SDC lainnya dalam desain). Ini dapat dilakukan dengan memastikan file QIP adalah file desain pertama yang dirujuk pada jendela pengaturan "Tambahkan File ke Proyek" dan/atau file QSF.
Masalah ini telah diperbaiki di perangkat lunak Quartus II versi 10.1. Regenerasi instans IP UniPHY Anda untuk menyelesaikan masalah kompatibilitas SDC.