Tidak. Tabel 2. Konfigurasi/Pin JTAG dalam Panduan Koneksi Pin Rangkaian Perangkat Intel® MAX® 10 FPGA versi 2017.12.15 memiliki panduan berikut untuk pin CONFIG_SEL:
Hubungkan pull-up 10-KΩ yang lemah atau pull-down 10-KΩ yang lemah ke pin ini secara eksternal selama fase power-up.
Ketika Anda menggunakan mode gambar konfigurasi ganda, Anda perlu menghubungkan resistor pull-up yang lemah atau resistor pull-down yang lemah ke pin CONFIG_SEL secara eksternal untuk memilih salah satu dari dua gambar konfigurasi selama fase daya.
Tetapi ketika Anda tidak menggunakan mode gambar konfigurasi ganda, Anda tidak perlu menghubungkan resistor pull-up yang lemah atau resistor pull-down yang lemah ke pin CONFIG_SEL. Dalam mode gambar konfigurasi tunggal, gambar 0 dimuat setelah dimatikan tanpa mencitrakan pin CONFIG_SEL.
Lihat dokumen terbaru, Tabel 2. Konfigurasi/Pin JTAG dalam Panduan Koneksi Pin Rangkaian Perangkat Intel® MAX® 10 FPGA.