ID Artikel: 000074281 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/09/2020

Mengapa rekonfigurasi menggunakan berkas MIF/HEX pada ALTPLL Intel® FPGA IP menghasilkan frekuensi clock output yang salah?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • IOPLL Reconfig Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menghasilkan frekuensi clock output dengan C-counter melebihi 512, cascading counter pasca-scale diterapkan. Jika Anda menghasilkan MIF/HEX dari ALTPLL Intel® FPGA IP di mana penghitung C melebihi 512, penghitung C bertingkat tidak didukung. Setelah konfigurasi ulang, Anda mungkin melihat bahwa frekuensi clock output salah.

    Resolusi

    Aktifkan Parameter clock keluaran Enter di Intel® FPGA IP ALTPLL dan sesuaikan parameter clock output secara manual. Pastikan bahwa penghitung C tidak melebihi nilai 512 dan pengaturan internal tidak menyuntikkan cascading counter post-scale sebelum menghasilkan file MIF/HEX seperti yang ditunjukkan pada Gambar 1.

    Gambar 1.

     

    Sebagai alternatif, cascading PLL dalam mode normal atau langsung melalui jaringan Global Clock (GCLK) dapat digunakan untuk mencapai frekuensi clock output yang diinginkan.

    Produk Terkait

    Artikel ini berlaku untuk 11 produk

    FPGA Cyclone® IV
    Arria® FPGA
    Stratix® IV FPGA
    Stratix® III FPGA
    Arria® II GX FPGA
    Cyclone® II FPGA
    Intel® Cyclone® 10 LP FPGA
    Cyclone® FPGA
    Stratix® II FPGA
    Cyclone® III FPGA
    Stratix® FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.