ID Artikel: 000074415 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/12/2017

Apakah blok Clock Phase Alignment (CPA) dari Altera LVDS IP didukung untuk semua faktor SERDES di Stratix 10 perangkat?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • LVDS SERDES Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Blok Clock Phase Alignment (CPA) dari Altera® IP LVDS di Intel® Stratix® 10 perangkat didukung untuk semua faktor SERDES dari Quartus Prime Pro versi 17.1 dan seterusnya® dalam kondisi berikut:

    • Opsi Gunakan PLL eksternal dimatikan.
    • Mode fungsional inti IP adalah TX, RX Non-DPA, atau RX DPA-FIFO.
    • Pergeseran fase tx_outclock adalah kelipatan 180°

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.