Karena masalah dalam versi perangkat lunak Quartus® II 10.0 hingga 10.1 SP1, sinyal tx_outclock yang dihasilkan oleh megafungsi ALTLVDS_TX tidak berubah saat menggunakan faktor serialisasi 3. Alih-alih, sinyal tx_outclock menempel pada 0. Blok SERDES yang dihasilkan dalam versi ini salah membuat sinyal tx_outclock. Anda harus menonaktifkan port tx_outclock dalam megafungsi ALTLVDS_TX saat menggunakan faktor serialisasi 3.
Untuk mengatasi masalah ini, hasilkan clock output dengan membuat megafungsi ALTLVDS_TX kedua dengan lebar saluran 1 dan faktor deserialisasi 3. Anda dapat menyamarkan port input data ke 1 dan 0 dengan keras untuk membuat clock output. Hubungkan sinyal tx_inclock dan reset opsional ke sinyal yang sama yang digunakan untuk megafungsi ALTLVDS_TX yang ada dalam desain Anda. Perangkat lunak Quartus II dapat berbagi PLL yang sama untuk setiap megafungsi ALTLVDS_TX ketika tx_inclock yang sama dan sinyal reset digunakan. Anda harus mengaktifkan Penggunaan PLL yang dibagikan untuk penerima dan pemancar dalam kedua megafungsi. Biasanya dengan faktor serialisasi 3, Anda harus mengatur tx_in[0] dan tx_in[2] ke 1, dan mengatur tx_in[1] ke 0.
Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 11.0.