ID Artikel: 000074445 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 07/06/2019

Galat (15065): Port input clock termasuk[0] dari PLL <pll instance="" name=""> harus didorong oleh pin input yang tidak terbalik atau PLL lain, secara opsional melalui blok Clock Control</pll>

Lingkungan

  • Intel® Quartus® Prime Edisi Lite
  • Intel® Quartus® Prime Edisi Standard
  • Internal Oscillator Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Galat ini mungkin terlihat di Intel® Quartus® Perangkat Lunak Prime Edisi Standar ketika input clock referensi dari phase-locked loop (PLL) terhubung ke output IP Internal Oscillator di Intel MAX® 10 perangkat.

    Resolusi

    Untuk menghindari galat ini, Anda tidak boleh memberi masukan clock referensi dari phase-locked loop (PLL) dengan keluaran IP Internal Oscillator .

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® MAX® 10 FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.