ID Artikel: 000074467 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa saya melihat file Verilog ketika saya menghasilkan file VHDL untuk Kontroler Performa Tinggi (HP) DDR/DDR2?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

HDL selalu dihasilkan sebagai Verilog untuk tujuan sintesis. Untuk melakukan simulasi, kami menghasilkan model simgen _phy.vho untuk pengguna VHDL.

Dimulai dari perangkat lunak Quartus II versi 7.2, tab simulasi di IP Megawizard tidak memberikan opsi untuk bahasa saat menghasilkan model simulasi, model simulasi dihasilkan dalam bahasa yang sama dengan file tingkat atas.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.