ID Artikel: 000074478 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 10/01/2014

Galat(177020): Clock referensi PLL tidak ditempatkan di pin input khusus yang dapat mencapai PLL fraksional

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin mendapatkan pesan galat ini jika Anda menetapkan sinyal clock input Anda ke lokasi pin clock khusus dan membuat penugasan clock global (GCLK) ke clock ini.

Resolusi

Jika perutean dari pin clock input ke PLL tidak didedikasikan dan menggunakan jaringan GCLK, Anda perlu menambahkan fungsi mega ALTCLKCTRL antara pin clock input dan PLL dalam desain Anda untuk mencapai kesuksesan.

Pesan galat diharapkan karena penggunaan perutean non-khusus dari pin clock input ke PLL tidak disarankan. Alasannya adalah bahwa ini dapat memperkenalkan gangguan, dan TimeQuest tidak akan memberikan angka penundaan kompensasi yang akurat.

Masalah ini telah diperbaiki pada perangkat lunak Intel® Quartus® versi 13.1

Produk Terkait

Artikel ini berlaku untuk 5 produk

Arria® V SX SoC FPGA
Arria® V FPGA dan SoC FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® V ST SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.