Inti IP Streaming SerialLite III Kehilangan File Desain Verilog Saat Menggunakan Skrip TCL untuk Menjalankan Simulasi

Ketika Manajer Plug-In MegaWizard Quartus II menghasilkan Inti IP Streaming SerialLite III, empat direktori simulasi diciptakan dalam _src_sim (untuk aldec, mentor, sinopsi, dan alat simulasi kadensi). Direktori ini berisi simulasi berkas untuk Anda jalankan perangkat lunak simulasi. Namun, berkas control_word_decoder.v tidak ada di direktori simulasi dan karenanya, simulasi perangkat lunak melaporkan galat saat Anda mencoba menjalankan simulasi menggunakan Skrip TCL. Masalah berkas yang hilang ini tidak memengaruhi simulasi skrip di direktori example_testbench.

Masalah ini memengaruhi inti IP Streaming SerialLite III di Rilis perangkat lunak Quartus II 13.0.

Jika Anda menggunakan skrip TCL atau skrip shell di direktori _src_sim, Anda harus menambahkan berkas control_word_decoder.v secara manual ke dalam skrip yang ingin Anda gunakan. Misalnya, jika menggunakan Aldec perangkat lunak simulasi, tambahkan baris di bawah ini ke dalam daftar file sebelumnya Anda mengkompilasi rivierapro_setup.tcl script.vlog "./.. /.. /_src_example/seriallite_iii/example_testbench/control_word_decoder.v" -_src kerja

Masalah ini diperbaiki pada versi 13.1 serialLite III Inti IP streaming.