ID Artikel: 000074491 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/10/2016

Mengapa eksekusi 0x0 pengembalian instruksi JTAG (hex) KEY_VERIFY setelah bit perlindungan gangguan diprogram dalam perangkat V Stratix V, Arria V atau Cyclone V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Instruksi JTAG, KEY_VERIFY adalah salah satu dari banyak instruksi JTAG non-wajib yang dinonaktifkan ketika bit perlindungan gangguan diaktifkan dalam Stratix® V, Arria® V atau Cyclone® V FPGAs. Saat menjalankan instruksi yang tidak wajib seperti KEY_VERIFY ketika bit perlindungan gangguan diprogram, TDI menunjuk ke register BYPASS. Karena hal ini, mengeksekusi instruksi KEY_VERIFY ketika bit perlindungan pengubahan telah ditetapkan akan mengakibatkan 0x0 (hex) dikembalikan.

Resolusi

Untuk memeriksa apakah bit perlindungan pengubah telah diprogram dalam perangkat, alihkan pola yang ditentukan pengguna saat mengeksekusi instruksi KEY_VERIFY dan memeriksa apakah pola TDO yang diterima memiliki \'0\' yang berubah,

Contoh, asumsikan Anda beralih ke 0x15A (1 0101 1010 dalam biner). Jika bit perlindungan gangguan telah diprogram, karena KEY_VERIFY=BYPASS, Anda harus mengharapkan 0 1011 0100 di mana 0 terakhir adalah konten dari register BYPASS.

Produk Terkait

Artikel ini berlaku untuk 14 produk

Arria® V GT FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V E FPGA
Cyclone® V GT FPGA
Cyclone® V SE SoC FPGA
Stratix® V GS FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® V E FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.