ID Artikel: 000074539 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/08/2017

Mengapa pergeseran fase dinamis pada Intel® Arria® 10 FPGA clock keluaran IOPLL gagal secara sporadis?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • IOPLL Intel® FPGA IP
  • PLL Reconfig Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Fitur shift fase dinamis mungkin gagal pada Intel® Arria® 10 FPGA IOPLL Intel® FPGA IP core dalam kompilasi berbasis seed tertentu. Ini mungkin terjadi jika opsi penyesuaian tingkat lanjut di Intel® Quartus® Prime Software memiliki Spectra Q Physical Synthesis diaktifkan. Anda mungkin akan menemukan masalah ini jika Anda menggunakan port shift fase dinamis IOPLL atau menggunakan PLL Reconfig Intel FPGA IP core untuk melakukan shift fase. Masalah ini hanya diisolasi ke logika konfigurasi ulang dinamis IOPLL dan tidak memengaruhi bagian IP lainnya.

    Resolusi

    Untuk mengatasi hal ini, atur pengaturan Spectra Q Physical Synthesis ke OFF hanya untuk variasi Intel FPGA IP IOPLL atau untuk seluruh desain. Pengaturan ini tidak aktif secara bawaan dan dapat ditemukan di:

    Pengaturan Tugas -> Settings -> Compiler Settings -> Advanced Fitter Settings -> Spectra Q Physical Synthesis.

    Ini akan diperbaiki dalam versi Intel Quartus Prime Software di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.