Anda akan mengamati tx_coreclock yang diperoleh adalah setengah dari frekuensi tx_coreclock yang diharapkan untuk faktor serialisasi ganjil.
Pekerjaan seputar perbaikan RTL dengan menghasilkan output PLL (clk2) lain untuk tx_coreclock.
1. Edit file berikut setelah generasi Altera®Soft LVDS IP
- _sim/.v
- /_002.v
2. Edit PLL dengan menambahkan parameter clk2 dan mengikuti perubahan untuk file yang disebutkan di atas di masing-masing modul
- modul _002 (/_002.v)
- modul (_sim/.v)
langkah 1:-Add clk2 pada bagian 'defparam'
lvds_tx_pll.clk2_divide_by = nilai clk1_divide_by
lvds_tx_pll.clk2_multiply_by = 2* nilai clk1_multiply_by
lvds_tx_pll.clk2_phase_shift = nilai clk1_phase_shift
langkah 2:- komentari penugasan tx_coreclock dan tambahkan clock yang dihasilkan (clk2) dari PLL ke tx_coreclock seperti yang ditunjukkan.
tx_coreclock = slow_clock,
tx_coreclock = wire_lvds_tx_pll_clk[2],
Upaya ini telah diterapkan dalam perangkat lunak Intel Quartus® Prime Edisi Standar versi 16.0 dan seterusnya.