ID Artikel: 000074596 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 15/10/2014

Galat (10232): Galat HDL Verilog di bitec_dp_rx_ss_audio.v(420): indeks 64 tidak boleh berada di luar rentang yang dinyatakan [63:0] untuk vektor "fifo_data_x2chan_mux"

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
    DisplayPort* Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Karena masalah dalam perangkat lunak Quartus® II versi 14.0, Anda mungkin melihat galat ini saat mengkompirasi desain yang berisi IP DisplayPort yang memiliki lebih banyak bahwa 2 saluran penerima Audio diaktifkan.
Resolusi

Untuk mengatasi masalah ini di perangkat lunak Quartus® II versi 14.0, ganti nama variasi file yang ada>/bitec_dp/rx/ss/bitec_dp_rx_ss_audio.v dengan versi terlampir dari file ini.

bitec_dp_rx_ss_audio.v

Masalah ini telah diperbaiki mulai pada rilis v14.1 perangkat lunak Quartus® II.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Cyclone® V FPGA dan SoC FPGA
Arria® V FPGA dan SoC FPGA
Stratix® V FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.