ID Artikel: 000074654 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 11/12/2015

Galat (14566): Tidak dapat menempatkan 1 komponen perifer karena konflik dengan batasan yang ada

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin mendapatkan galat ini di Quartus® Perangkat lunak prime untuk Arria Anda® V atau Cyclone® Desain berbasis V jika Anda mengendarai fPLL dan pengguna lebih lanjut logika dari pin clock referensi yang sama.

 

 

Resolusi

Untuk menghindari galat ini masukkan Megafungsi Clock Control Block (ALTCLKCTRL) antara pin clock referensi dan baik fPLL dan logika pengguna.

Untuk informasi lebih lanjut tentang penggunaan IP ini, lihat Panduan Pengguna Megafungsi Clock Control Block (ALTCLKCTRL) (PDF)

 

 

 

 

Produk Terkait

Artikel ini berlaku untuk 11 produk

Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V GT FPGA
Arria® V ST SoC FPGA
Cyclone® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
Arria® V GZ FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.