Anda mungkin mendapatkan galat ini di Quartus® Perangkat lunak prime untuk Arria Anda® V atau Cyclone® Desain berbasis V jika Anda mengendarai fPLL dan pengguna lebih lanjut logika dari pin clock referensi yang sama.
Untuk menghindari galat ini masukkan Megafungsi Clock Control Block (ALTCLKCTRL) antara pin clock referensi dan baik fPLL dan logika pengguna.
Untuk informasi lebih lanjut tentang penggunaan IP ini, lihat Panduan Pengguna Megafungsi Clock Control Block (ALTCLKCTRL) (PDF)