ID Artikel: 000074664 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/08/2019

Berapa nilai maksimum absolut untuk VCCFUSEWR_SDM, VCCPLLDIG_SDM, VCCPLL_SDM, VCCADC, VCCIO_UIB, dan VCCM_WORD untuk Perangkat FPGA Stratix® 10?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Komponen Generik
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Peringkat maksimum absolut untuk VCCFUSEWR_SDM, VCCPLLDIG_SDM, VCCPLL_SDM, VCCADC, VCCIO_UIB, dan VCCM_WORD tidak ada dalam Lembar Data Perangkat FPGA 10 Stratix®.

Informasi peringkat maksimum absolut adalah seperti yang ditunjukkan di bawah ini:

Deskripsi SimbolKondisiUnit Maksimum Minimum
VCCPLLDIG_SDMSecure Device Manager (SDM) memblokir catu daya digital PLL.--0.501.21V
VCCPLL_SDMCatu daya analog PLL blok SDM--0.502.19V
VCCFUSEWR_SDMCatu daya penulisan blok sekering--0.503.19V
VCCADCCatu daya sensor tegangan ADC--0.502.19V
VCCIO_UIBCatu daya untuk Universal Interface Bus antara inti dan memori HBM2 tertanam--0.301.50V
VCCM_WORDCatu daya untuk memori HBM2 tertanam--0.303.00V
Resolusi

Informasi di atas dijadwalkan akan ditambahkan dalam rilis Lembar Data Perangkat Stratix® 10 FPGA mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Stratix® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.