ID Artikel: 000074684 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/04/2020

Galat Tcl: GALAT: Argumen <clk_object> adalah koleksi dengan lebih dari satu objek. Tentukan koleksi dengan satu objek. sembari mengeksekusi "get_clock_info -period [get_clocks [lindex $fclk_setting_name 0]]</clk_object>

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Untuk perangkat Intel® Arria® 10 dan Intel® Cyclone® 10 GX, saat menggunakan Intel FPGA IP LVDS SERDES dengan konfigurasi PLL Eksternal dalam perangkat lunak Intel® Quartus® Prime Edisi Pro, Anda mungkin menemukan galat di bawah ini selama analisis waktu, sembari mengeksekusi "Laporkan RSKM".

    Galat Tcl: GALAT: Argumen adalah koleksi dengan lebih dari satu objek. Tentukan koleksi dengan satu objek. sembari mengeksekusi "get_clock_info -period get_clocks [index $fclk_setting_name 0]]

    Resolusi

    Untuk menghindari galat ini, tambahkan perintah di bawah ini pada berkas sdc.

    derive_pll_clocks -create_base_clocks

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.