ID Artikel: 000074685 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/10/2017

Apakah ada masalah yang diketahui dengan simulasi Cyclone IP 10 LP PLL menggunakan Verilog?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • PLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Intel® Quartus® Prime Edisi Standar versi 17.0, model simulasi PLL tidak disematkan untuk perangkat Cyclone® 10 LP saat melakukan simulasi menggunakan Verilog. Masalah ini tidak berlaku saat menyimulasikan IP Cyclone 10 LP PLL menggunakan VHDL.

    Resolusi

    Untuk memperbaiki masalah ini, instal patch di bawah ini di atas Intel Quartus Prime Standard versi 17.0 dan ikuti instruksi untuk menambahkan langkah tambahan dalam skrip menjalankan simulasi Anda.

    Jika! [berkas adalah verilog_libs berkas] {
    berkas mkdir verilog_libs
    }

    vlib verilog_libs/altera_mf_ver
    vmap altera_mf_ver ./verilog_libs/altera_mf_ver
    vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

     

    quartus-17.0std-0.12std-windows.exe

    quartus-17.0std-0.12std-linux.run

    quartus-17.0std-0.12std-readme.txt

     


    Masalah ini telah diperbaiki berawal dari perangkat lunak Intel Quartus Prime Edisi Standar versi 18.0

     

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Cyclone® 10 LP FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.