ID Artikel: 000074686 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 04/08/2017

Mengapa PLL pada perangkat Stratix® V, Arria® V, atau Cyclone® V gagal dikonfigurasi ulang dengan seed kompilasi tertentu?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • PLL Reconfig Intel® FPGA IP
  • PLL Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Phase-locked loop (PLL) pada perangkat Stratix® V, Arria® V, atau Cyclone® V mungkin gagal dikonfigurasi ulang dengan sinyal waitrequest kekayaan intelektual (IP) rekonfigurasi PLL yang terjebak di '1'. Hal ini diamati berlangsung untuk benih kompilasi tertentu dan mungkin terjadi jika opsi Sintesis Fisik dalam pengaturan Fitter (Advanced) Intel® Quartus® Prime Software diaktifkan.

    Resolusi

    Untuk mengatasi masalah ini, nonaktifkan pengaturan berikut di Perangkat Lunak Intel® Quartus® Prime:

    Buka Pengaturan -> Pengaturan -> Compiler Settings -> Fitter (Lanjutan):

    Atur Aktifkan Sintesis Fisik untuk Logika Kombinasi untuk Area ke OFF.

    Atur Aktifkan Sintesis Fisik untuk Logika Kombinasi untuk Performa mati.

    Masalah ini diketahui hanya memengaruhi instans konfigurasi ulang dinamis dan karenanya pengaturan sintesis fisik dapat dinonaktifkan hanya untuk variasi IP Rekonfigurasi PLL, jika diperlukan.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® V FPGA
    Cyclone® V FPGA dan SoC FPGA
    Arria® V FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.