Karena bug dalam perangkat lunak Quartus® II, desain yang memiliki inti IP LVDS SERDES yang dikonfigurasi dalam mode TX dan mode Soft-CDR RX yang ditugaskan ke bank I/O yang sama dalam perangkat Intel® Arria® 10 akan gagal pada tahap yang lebih bugar. Ini karena instans phase-locked loop (PLL) dalam dua inti IP tidak akan digabungkan dengan benar oleh perangkat lunak Quartus® II. Oleh karena itu, PLL yang berbeda akan diperlukan untuk inti IP LVDS SERDES yang berbeda. Setiap bank I/O hanya memiliki satu PLL I/O.
Masalah ini hanya memengaruhi konfigurasi RX Soft-CDR. Konfigurasi RX Non-DPA atau RX DPA-FIFO tidak terpengaruh.
Perhatikan bahwa inti IP Ethernet Kecepatan Tiga Kecepatan menggunakan IP SERDES LVDS yang dikonfigurasi dalam mode RX Soft-CDR.
Unduh patch berikut untuk perangkat lunak Quartus® II Edisi 14.0 Intel Arria 10 FPGA:
- Versi 14.0a10 patch 0.01a untuk Windows (.exe)
- Versi 14.0a10 patch 0.01a untuk Linux (.run)
- File readme versi 14.0a10 patch 0.01a (.txt)
Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus® II versi 14.1.