ID Artikel: 000074764 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 08/11/2019

Bagaimana cara menyelesaikan masalah dengan IOPLL Intel® Stratix® 10 FPGA yang tidak dapat diperoleh saat refclk input didorong oleh clock output dari E-Tile Intel Stratix 10 FPGA?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Intel® Stratix® 10 FPGA IOPLL tidak dapat memperoleh kunci ketika refclk input didorong oleh clock output dari Intel Stratix 10 FPGA E-Tile.

    Resolusi

    Anda harus melakukan kalibrasi ulang pengguna atas IOPLL setelah clock keluaran dari Intel Stratix 10 FPGA E-Tile stabil.

    Menahan Intel Stratix 10 FPGA IOPLL dalam pengaturan ulang hingga clock output dari Intel Stratix 10 FPGA E-Tile stabil atau mengukur reset setelah clock output stabil tidak akan menyelesaikan status unlocked Intel Stratix IOPLL.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.