ID Artikel: 000074765 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/03/2021

Mengapa saya membaca semua data "nol" dari eSRAM Intel® Stratix® 10 FPGA IP berselang?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika Anda mengikat port c_sd_n_0 ke logika '1' atau '0' di RTL, Anda mungkin melihat "nol" data baca dari eSRAM Intel® Stratix® 10 FPGA IP.

    Resolusi

    Untuk mengatasinya, sambungkan sinyal dari logika pengguna ke port c_sd_n_0 .

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel Quartus® Prime Pro di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.