ID Artikel: 000074765 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/03/2021

Mengapa saya membaca semua data "nol" dari eSRAM Intel® Stratix® 10 FPGA IP berselang?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika Anda mengikat port c_sd_n_0 ke logika '1' atau '0' di RTL, Anda mungkin melihat "nol" data baca dari eSRAM Intel® Stratix® 10 FPGA IP.

Resolusi

Untuk mengatasinya, sambungkan sinyal dari logika pengguna ke port c_sd_n_0 .

Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel Quartus® Prime Pro di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Stratix® 10 MX FPGA
Intel® Stratix® 10 TX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.